Allegro 166导Netlist后约束规则经常会掉，怎解

J蓝虹

如题，目前是每导一次netlist就得把DCF重导一次。有没有更好的解决办法。谢谢
- U' @: N" v9 W0 ]
. G. m6 G. j+ Y& t! H

zhuyt05

原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对名称，一般是在PCB中设置的，但原理图中可以设置，而且可以导入PCB中，会对PCB的差分对产生影响，还有BUS NAME, LINE width , 设置规则等等。如果是复制了别人的项目，很容易出现这类问题，因为你不知道别人的原理图给导线添加了什么属性，而那个配置文件默认很多属性都导入PCB中。

J蓝虹

zhuyt05 发表于 2016-6-29 10:55
. O" J2 @4 V2 x# A% s6 D5 f: {0 R原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对 ...

Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么？

J蓝虹

南林维京 发表于 2016-7-6 20:57
如果没错的话，应该是在后成原理图时，有个地方要设置一下，
1 Z# V8 W: z2 W以前我也碰到过

一般都默认产生的，所以在想究竟哪步出了问题
  @: d0 X0 Q' I" \* m. K

980155498cai

为什么会掉呢？？你做了什么

J蓝虹

980155498cai 发表于 2016-6-28 12:36
为什么会掉呢？？你做了什么

) T- D, d$ C+ D$ a这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

980155498cai

J蓝虹 发表于 2016-6-28 13:19
2 g* Z# h; f" O3 ]这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

# [1 d3 i, Y/ {7 T! X" G' Y* n' q! A你有到过原理图吗？？？

J蓝虹

980155498cai 发表于 2016-6-28 14:24
  Q- @) v: M; l8 M你有到过原理图吗？？？

一般都默认出来，不做其他勾选。
6 C7 ]3 n9 h! b/ T) B2 P5 Z

980155498cai

J蓝虹 发表于 2016-6-28 16:00
; ]# T7 Y* h- k$ o一般都默认出来，不做其他勾选。

, m- E& g* x5 V+ F& l# z默认的话就会掉的
; w5 D) ?2 d, A9 j8 m  {' W0 d

J蓝虹

980155498cai 发表于 2016-6-28 17:37
默认的话就会掉的

" e5 e  h6 F0 I4 t请问下你们是怎么导出的？

li262925

请问 netlist文件是那种来源    一方网表还是三方网表  ？

J蓝虹

li262925 发表于 2016-6-29 13:36
2 V# V0 b5 i9 e' O# n  @请问 netlist文件是那种来源    一方网表还是三方网表  ？

$ w, ?4 a! \  {不是三方的

happyliangkeshu

有这样的事

南林维京

如果没错的话，应该是在后成原理图时，有个地方要设置一下，
以前我也碰到过

南林维京

tetup 里面有个选项的，
( ^2 }1 r4 k* n! o1 ^6 Y+ c你要打个勾试下