找回密码
 注册
关于网站域名变更的通知
查看: 2548|回复: 10
打印 上一主题 下一主题

NMOS LDO 疑惑

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2016-6-27 09:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
刚接触LDO,LDO分PMOS和NMOS,两者之间主要是压差不一样,PMOS的dropout是饱和压降Vdsat,而NMOSdropout是VGS(vdast+Vth),为什么引入charge-pump提高误差放大器的电源就可以解决dropout大的问题了,请大神指教,谢谢

该用户从未签到

推荐
发表于 2016-7-21 15:11 | 只看该作者
wjy_sz 发表于 2016-7-20 08:28
/ d# \( P" n8 v是的。。
8 X1 W0 I& J) n; T5 s! o
你自己已经回答了自己提出的问题,如果是NMOS的LDO,你的gate极驱动电压需要满足VGS>VGSth+VOUT,没有CC的话,你的gate电压最大也就是VIN,那么你这个LDO的dropout就是VGSth,但是如果你有了CC,可以把gate电压再升高一点,那么同样的VIN你可以获得更高一点的VOUT,也就是等于dropout降低了。我是这样理解的。8 b- \+ C0 C6 e

点评

你的意思是加CC可以提高栅极电压,但是提高栅极电压,怎么会提高Vout呢?想不通。  详情 回复 发表于 2016-7-22 09:11
谢谢你的解惑。 VGS>VGSth,NMOS管子就会导通,为什么还要VGS>VGSth+Vout?麻烦再帮我解释一下。  详情 回复 发表于 2016-7-22 08:24

该用户从未签到

2#
发表于 2016-6-28 16:16 | 只看该作者
卧槽,问的太专业,等power 大牛解答,搬个小板凳来学习学习

该用户从未签到

3#
发表于 2016-6-29 09:10 | 只看该作者
只会P管和PMOS的,自己也能分立元件做LDO。nmos品种的不会  哈哈

该用户从未签到

4#
发表于 2016-6-29 11:41 | 只看该作者
你是指NMOS LDO 电路中使用CC来提高gate极电压,进而降低 dropout吗?

点评

是的。。  详情 回复 发表于 2016-7-20 08:28

该用户从未签到

5#
 楼主| 发表于 2016-7-20 08:28 | 只看该作者
kobeismygod 发表于 2016-6-29 11:41
% K( {8 Y+ C7 r6 i# t( y你是指NMOS LDO 电路中使用CC来提高gate极电压,进而降低 dropout吗?
! p. E; H5 H! a7 a0 }
是的。。
5 [7 U5 u' {# @- w

点评

你自己已经回答了自己提出的问题,如果是NMOS的LDO,你的gate极驱动电压需要满足VGS>VGSth+VOUT,没有CC的话,你的gate电压最大也就是VIN,那么你这个LDO的dropout就是VGSth,但是如果你有了CC,可以把gate电压再升高  详情 回复 发表于 2016-7-21 15:11

该用户从未签到

7#
 楼主| 发表于 2016-7-22 08:24 | 只看该作者
kobeismygod 发表于 2016-7-21 15:11
, g$ u3 Y! N6 p你自己已经回答了自己提出的问题,如果是NMOS的LDO,你的gate极驱动电压需要满足VGS>VGSth+VOUT,没有CC的 ...
# f5 i' R7 U. f; L2 |
谢谢你的解惑。
6 r/ w( j! I* C4 X- B3 h5 _VGS>VGSth,NMOS管子就会导通,为什么还要VGS>VGSth+Vout?麻烦再帮我解释一下。
5 B4 j; Y+ P+ s4 V: F

点评

但是你LDO打开后,你的S极电压并不是零而是VOUT,那么你就至少要让VGS>Vout+VGSth了  详情 回复 发表于 2016-7-22 09:21
是不是栅极电压G减源极电压S(源极电压为Vout)大于VGSth,即VG-VS(Vout)>VGSth,VG>VS(Vout)+VGSth,需要栅极电压大于输出电压加导通电压阈值。  详情 回复 发表于 2016-7-22 08:29

该用户从未签到

8#
 楼主| 发表于 2016-7-22 08:29 | 只看该作者
wjy_sz 发表于 2016-7-22 08:24
: f% a' g/ Q& v. E谢谢你的解惑。/ y9 _& j6 z7 X
VGS>VGSth,NMOS管子就会导通,为什么还要VGS>VGSth+Vout?麻烦再帮我解释一下。
1 V) ~3 W' x7 J4 W0 _/ G) |9 n
是不是栅极电压G减源极电压S(源极电压为Vout)大于VGSth,即VG-VS(Vout)>VGSth,VG>VS(Vout)+VGSth,需要栅极电压大于输出电压加导通电压阈值。

该用户从未签到

9#
 楼主| 发表于 2016-7-22 09:11 | 只看该作者
kobeismygod 发表于 2016-7-21 15:113 s" Z9 \4 S9 x" P: n1 c6 |. h8 _
你自己已经回答了自己提出的问题,如果是NMOS的LDO,你的gate极驱动电压需要满足VGS>VGSth+VOUT,没有CC的 ...
8 a" o* p4 W* Y) ^
你的意思是加CC可以提高栅极电压,但是提高栅极电压,怎么会提高Vout呢?想不通。
/ g& u" V, B% y2 Q

该用户从未签到

10#
发表于 2016-7-22 09:21 | 只看该作者
wjy_sz 发表于 2016-7-22 08:24
  Y6 x/ o) `% G8 F谢谢你的解惑。9 U& {$ O( J8 _
VGS>VGSth,NMOS管子就会导通,为什么还要VGS>VGSth+Vout?麻烦再帮我解释一下。

$ l0 H* c3 v% C$ C但是你LDO打开后,你的S极电压并不是零而是VOUT,那么你就至少要让VGS>Vout+VGSth了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-6-11 18:47 , Processed in 0.078125 second(s), 25 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表