关于DDR时钟波形

mcudoc

近期有点个项目，DDR部分不太稳定。让DDR芯片厂做一下时序分析。发现DDR CLK的正负交汇点电压偏低（如下图所示）。想请教一下名位大神，像这种情况怎么改善，这种情况对DDR的稳定是否有关系呢？
- _; D8 I5 V9 Q, i. j
- ?/ f1 W& a+ v

honejing

應該不是這個問題。
" ^6 r' R7 v+ [* Q% a0 Y7 x6 ~9 l依波形圖看，Clock 頂多幾百 ps 的 jitter，對於 5 ns 周期的 clock  應該不會有問題。

584511743

# Q' A6 g4 ?) ~( h  L- _應該不是這個問題。

jackclover

應該不是问题