关于DDR时钟波形

mcudoc

近期有点个项目，DDR部分不太稳定。让DDR芯片厂做一下时序分析。发现DDR CLK的正负交汇点电压偏低（如下图所示）。想请教一下名位大神，像这种情况怎么改善，这种情况对DDR的稳定是否有关系呢？
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4 R, L, D( Z6 ]3 O. b6 M
4 U/ U# }. \# E' f6 B

honejing

應該不是這個問題。
依波形圖看，Clock 頂多幾百 ps 的 jitter，對於 5 ns 周期的 clock  應該不會有問題。

584511743

( w, j6 |/ ^7 x4 f# Y0 I6 H' j8 E* F應該不是這個問題。

jackclover

應該不是问题