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[仿真讨论] 156.25M时钟信号回沟问题

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1#
发表于 2016-5-9 19:33 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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# z! h& J  |, S$ h/ S) U2 ~0 Q上图时时钟测试图和数据,下图是PCB走线图,请大神分析一下这么短的走线为啥会有回沟呢?是因为时钟晶振放在背面的缘故吗?有两个过孔的缘故。! z+ A4 p' L+ b
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发表于 2017-5-6 13:13 | 只看该作者
1.楼主这是差分线吧,156M的时钟算是高速信号,除了上面说的几种情况,还需要注意的是过孔换层,意味着你的参考层也换了,所以这时候应该在过孔的地方增加接地孔,从而使参考层连贯。
0 _: x. [8 }( U! w  h2.另外这种差分线过孔之后还交叉走线,这种走法不好吧
! R  w1 M- c6 ?% C5 |7 X8 j3、以上都是可能的原因分析,最终都需要靠仿真来确认,以验证你的分析是否正确

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发表于 2016-5-18 15:55 | 只看该作者
电容的排放估计是为了PCB的美观,做到横成排竖成列,很多layout  house的PCB工程师都这样,为了看起来的美观,常规的信号线是无所谓的,但是对于156M这样的时钟来说一点的stub都是致命的。同事晶振的布局就是个错误,应该和IC共面。由于过孔的换层导致了回钩的出现

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 楼主| 发表于 2016-5-10 09:57 | 只看该作者
cousins 发表于 2016-5-10 08:18
5 I/ ^9 u7 o* X4 a9 t5 g0 _, x这种回沟是因为你走线交叉而且电容离晶振太远的原因,为什么会这么设计?难道Controller的design guide没有 ...
7 u+ C8 S! X/ X2 \' q
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1.晶振放在背面是怕芯片发热影响晶振的参数。( D9 [9 q1 J  |; }5 r' Y1 P+ F
2.为啥电容这么摆放,我也不太清楚,是布局时没有注意的缘故吧,, y* X; [7 u( [5 d' ?8 u; ?% I
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2#
发表于 2016-5-10 08:18 | 只看该作者
这种回沟是因为你走线交叉而且电容离晶振太远的原因,为什么会这么设计?难道Controller的design guide没有提及电容的摆放和走线的关键点吗?: t  I( j; F" H2 _$ t2 _

点评

1.晶振放在背面是怕芯片发热影响晶振的参数。 2.为啥电容这么摆放,我也不太清楚,是布局时没有注意的缘故吧,  详情 回复 发表于 2016-5-10 09:57
刚接手别人的案子,请大神指点下!  详情 回复 发表于 2016-5-10 09:53

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 楼主| 发表于 2016-5-10 09:53 | 只看该作者
cousins 发表于 2016-5-10 08:18
0 i2 ?9 M& H$ i# ~这种回沟是因为你走线交叉而且电容离晶振太远的原因,为什么会这么设计?难道Controller的design guide没有 ...

( v' q" h6 U4 ~# w: D刚接手别人的案子,请大神指点下!

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5#
发表于 2016-5-11 11:45 | 只看该作者
应该是因为反射导致的有回沟

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7#
发表于 2016-5-17 11:28 | 只看该作者
1.测试点形成小的天线、+ N; H3 c: F2 }/ B: N; u4 h
2.电容打孔太远

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9#
发表于 2016-5-19 15:06 | 只看该作者
一般来说,受端的起振电路应该是越靠近受端越好,尽量让起振回路最短且粗,并包地处理,减少其他电路对起振电路的干扰;你这个套电路的布局离受端太远了,起振回路又换层了,你这信号能好的起来才怪

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10#
发表于 2016-5-19 23:16 | 只看该作者
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学习学习

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12#
发表于 2016-5-23 09:57 | 只看该作者
不一定是走线长短的原因,还有可能是芯片管脚的输入电容太大反射导致的,估计在die上测的波形会好很多,但这需要仿真结合实测对比验证。

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13#
发表于 2016-5-24 10:13 | 只看该作者
涨见识了,不错

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14#
发表于 2016-5-25 13:23 | 只看该作者
容性负载导致
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