飞思卡尔的IMX6Q6，4片DDR3，官方建议T型，一般DDR3不都是fly-by，应该选哪个

巧克力爱晴天 · 发表于 2016-5-7 19:10

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现在做一个项目用的飞思卡尔的IMX6Q6，官方建议4片DDR3正反各贴2片，走T型，但是一般DDR3不都是fly-by么，看了很多帖子说DDR3 T型效果不太好，领导说不用考虑板子尺寸，求大家指导我现在应该怎么做，如果有用过这个片子的麻烦说下经验，跪谢！

星期三小子 · 发表于 2021-7-16 10:39

首先，从颗粒数目的情况来考虑。一般在4个或者4个以下的拓扑，使用T型或者Fly_by型都没有太大问题，主要看个人喜好了，如果板子布线空间足够的话，还是建议使用T型拓扑，信号质量也不赖，后期调试也较简单；如果颗粒数目超过4个，那么果断使用Fly_by拓扑，不要问我为什么，等你去绕等长的时候你就知道为什么要用Fly_by拓扑了。

其次，从布线空间来考虑。板内布线空间较充裕，有足够的空间绕等长，可以使用T型拓扑，如果板内布线空间较紧张，没有足够空间绕等长，那么还是使用Fly_by拓扑。

再次，从信号速率来考虑。一般T型拓扑频率超过1GHz信号质量就会出现大幅的下降，所以此时应考虑使用fly_by拓扑结构。

kdc252626658 · 发表于 2021-7-15 16:40

zouzhichao 发表于 2017-8-5 17:46+ `/ ]- T! i4 Z) X
用DQ0 8 16 24 32 40 48 56这几根线校准DQS/DQ与CLK之间的封装&PCB的传输延时差，然后控制器支持DQS插入 ...

关于读写平衡，你的解释貌似不对吧。我查到的资料是dqs不断的延迟，直到检测到clk的上升沿，然后dq发送1给主控，标志dqs需要延迟的时间，这个是需要主控支持的。另外你下边贴的这个截图说的不是读写平衡，是swap的规则吧，同组线内最低位不能动，其他可以任意交换，组与组也可以交换。

12345liyunyun · 发表于 2016-5-7 19:58

IMX6QT和fly-by都可以,手册上也写的T和fly-by都可以，你肯定没有仔细看手册，一般DDR3不都是fly-by么，这是不对的，不支持读写平衡的芯片是不能用fly-by的，理论上芯片少的时候用T效果会好一点，芯片多用fly-by效果好一点

yangjinxing521 · 发表于 2016-5-7 20:06

做好。就仿真一下就是了

巧克力爱晴天 · 发表于 2016-5-7 20:18

12345liyunyun 发表于 2016-5-7 19:58
; u1 Y: X, j1 E7 [+ DIMX6QT和fly-by都可以,手册上也写的T和fly-by都可以，你肯定没有仔细看手册，一般DDR3不都是fly-by么，这是 ...

我刚重新看了下手册，是可以fly-by，另外问下fly-by是要加终端电阻吗

12345liyunyun · 发表于 2016-5-8 17:48

巧克力爱晴天发表于 2016-5-7 20:18- N% Y4 f6 |& Q
我刚重新看了下手册，是可以fly-by，另外问下fly-by是要加终端电阻吗

手册写得很清楚，仔细看ODT那一张

fenixtung · 发表于 2016-5-9 09:57

Look Look Look Look

partime · 发表于 2016-5-9 13:32

freescale的设计是很奇葩的，而且，他们基本不提供仿真模型。看手册吧，最好是fly-by。另外，提醒一点，fly-by的话，从CPU到第一个CHIP的ADDRESS/COMMAND/ETC信号要长点好，最好有3个inch左右

rx_78gp02a · 发表于 2016-5-9 22:05

官方给的就是T拓扑，如果没有容量要求就不用去折腾了，IMX6的DDR速度很低，T和FLY-BY没大的区别，除非你要做4G容量的。

wangs001 · 发表于 2016-5-10 22:38

对的，速度低一点就按官方推荐的做，严格等长就不会有问题的

天王盖地虎 · 发表于 2016-5-11 14:07

学习一下！

荒村战士 · 发表于 2017-7-27 14:48

12345liyunyun 发表于 2016-5-7 19:58
$ v% W' [3 O2 S5 IIMX6QT和fly-by都可以,手册上也写的T和fly-by都可以，你肯定没有仔细看手册，一般DDR3不都是fly-by么，这是 ...

大神，能不能讲一下读写平衡的工作原理

zouzhichao · 发表于 2017-8-5 17:46

荒村战士发表于 2017-7-27 14:48
8 A& M. E6 e/ C4 ^1 w大神，能不能讲一下读写平衡的工作原理

用DQ0 8 16 24 32 40 48 56这几根线校准DQS/DQ与CLK之间的封装&PCB的传输延时差，然后控制器支持DQS插入时延配置，使颗粒端每个颗粒clk/dqs时延差一致，一般只有ddr的位宽比较宽时（32 or 64），控制器才会考虑支持读写平衡ddr3 jedec规范里有对write leveling的描述

cxhhqz · 发表于 2019-4-28 08:54

感谢分享

小拖鞋 · 发表于 2019-4-29 10:17

6666666666666

allanwang · 发表于 2019-5-29 18:53

感谢分享

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