重温VHDL语言-分频器

zgq800712 · 发表于 2008-11-3 17:32

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x

library ieee;
use ieee.std_logic_1164.all;
--------------------------------------------------------------实体
entity IRDA_DIV is
port(
  CLK:in std_logic;
  FO：out std_logic
  );
end IRDA_DIV;
--------------------------------------------------------------结构体
architecture behav of IRDA_DIV is
signal count : integer range 0 to 48;
signal fotemp :std_logic;
begin

process(CLK)
begin
if (CLK'event and CLK='1') then       -----上升沿触发
if count=47 then
  count<=0;
  fotemp<=not fotemp;
  else
count<=count+1;
end if;
FO<=fotemp;
end if;

end process;
end behav;

在学校学了VHDL，用的也少，现在工作，正好要用VHDL弄个分频器；
VHDL在学校也学的不好，现在重温一下；
对CLK进行48分频

iagbt · 发表于 2008-11-4 22:18

呵呵，偶也正在学这个……

lhbluepower · 发表于 2008-11-7 17:19

放点不好整的分频嘛,老是偶分频,比如小数分频这些塞!

方便别人借鉴

lihongfei_sky · 发表于 2008-11-9 18:35

!!,一般实现分频都是用计数器分频的，小数好像不好弄，难道用到除法器，这个还真没考虑过

zgq800712 · 发表于 2008-11-11 07:52

我书上有小数和非50%占空比的分频，有时间就发上来；

zgq800712 · 发表于 2008-11-11 07:54

不是把！！！

[ 本帖最后由 zgq800712 于 2008-11-15 08:14 编辑 ]

dongyanhhu · 发表于 2008-11-12 19:12

好像只可以偶数可以，基数还请楼主

zgq800712 · 发表于 2008-11-15 08:19

晕，好像真是偶数分频啊；

比如16个CLK就输出取反；那就是32个CLK一个周期对应输出一个周期；输出周期=32个CLK;
如果15个CLK就输出取反；那就是30个CLK一个周期对应输出一个周期；输出周期=30个CLK;
30个和32个CLK还不多是偶数。
楼上的朋友真细心啊。。。
在啃书中。。。。。

下面的是7分频的奇数分频器，占空比嘛1/7；
还有50%的占空比,一直不明白，所以也没有发上来；
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jishu is
port( clk:in std_logic;
div7: out std_logic);
end;
architecture one of jishu is
signal cnt:std_logic_vector(2 downto 0);
signal clk_temp:std_logic;
constant m:integer:=6;
begin
process(clk)
begin
if clk'event and clk='1' then
if cnt=m then
clk_temp<='1';
cnt<="000";
else
cnt<=cnt+1;
clk_temp<='0';
end if;
end if;
end process;
div7<=clk_temp;
end;

[ 本帖最后由 zgq800712 于 2008-11-17 10:38 编辑 ]

yzl624358 · 发表于 2009-2-19 09:42

顶一下！

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