有人可以说说verilogHDL与VHDL的区别吗？

shen

比用国内使用情况，资料多少等，如果只用使用FPGA/cpld芯片，介绍那种呢？

oxygen

这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。

这两者有其共同的特点：
* J: N+ [4 M+ s6 n$ K1. 能形式化地抽象表示电路的行为和结构；
2 B! @3 y, k0 {# E6 D/ A2. 支持逻辑设计中层次与范围地描述；
8 ?$ n# Y! p- D$ L* B8 e$ Q! d/ N3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
5 l$ F1 B- s1 \7 b: S2 k1 O% P4. 支持电路描述由高层到低层的综合转换；
$ s7 g; g2 z4 F2 c) b( h5. 硬件描述和实现工艺无关；
6 n' \5 @5 n4 }+ \* p6. 便于文档管理；
7. 易于理解和设计重用

但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。
) Y, G6 Y& g5 n0 p
6 O* W" R% V* z- b" U: z: p( P目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。

; J+ `# V, i" q/ Q2 ?! J3 `近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog ，但 VHDL 也有一定的市场。

meijingguoyu

VHDL 于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。美军的装备采购自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。而电子设备、尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常困难。于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由其他厂商迅速生产出代用品。
$ ~; S$ P. O9 Y显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。于是美国防部就想出了一种折衷的方法——描述硬件的语言，也就是VHDL。通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来：比如说，加了什么样的信号后过多少时间它能输出什么等等。这样，如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片即可。这样的代用品相当于是新厂商在不了解原产品结构的情况下独立设计的，所以不太会涉及知识侵权。
Verilog HDL也形成于差不多的年代，是由Gateway Design Automation公司大约在1983年左右开发的。其架构同VHDL相似，但主要被用来进行硬件仿真。或许私人公司更注重实用，Verilog要比VHDL简洁得多。
由此可见，这两种最流行的用于电路设计的语言，没有一种是为了设计硬件而开发的(更何况80年代还没有现在的那些功能强大的EDA软件呢)。因此，当初制订 HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。换句话说，有些代码写起来简单，实现起来却可能非常复杂，或者几乎不可能实现。

shen

多谢啦！

g19860529

都说verilog比vhdl简单，因为有c语言基础的可以很快的学会。那要是没c语言基础呢？
4 ]$ M+ D* [4 l' u* u# R' `8 i我感觉在入门上，似乎vhdl没那么难吧，我学的时候感到是很简单的。那个语法让我感到是相当的清晰。到现在感到提高vhdl似乎是有点困难啊，应该不是有点，是很困那，难道这就是所谓的比verilog难得理由吗？
小弟菜鸟，学习中的

bugs

verilog = C
VHDL = PASCAL
( q" m# l$ I% c3 K4 I& B; C$ j. T这年头，干啥都不容易，灌水也要专业点吧？除了几个表情，你就不再说点啥？

lengsen

介绍的不错啊，同意~

firepan

我刚开始学verilog,介绍的很清楚

WYL_GW

外企一般用VHDL，国内的主要用Verilog，其实掌握一种就OK了，用到另外一种也上手很快