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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助，原理图位号重排之后更新网表到pcb就乱了
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求助，原理图位号重排之后更新网表到pcb就乱了

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fh3953

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1#
发表于 2016-3-5 12:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
! T2 x  R9 b+ p. q现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。
0 U. p% e3 B* z$ r1 P不知道这是我操作问题还是怎么的，会出这种情况。
  Q" K9 R) C. h! Y2 N6 M: K4 [有没有什么办法可以重排位号之后正确的更新到pcb？

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fh3953

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 楼主| 发表于 2016-3-7 14:31 | 只看该作者
lxh19861215 发表于 2016-3-7 11:20( n  W# U4 E, D; B
在PCB里面重标，然后反标到原理图中。参考附件反标的文档.
) g' C$ e6 n1 ~; @) n
多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
" f6 o! e& }0 Z4 y( H求解，这个怎么破？
9 b) ~9 D' [! E7 {, r- g4 j$ K7 Y! q& m2 O
下面是log，能否帮忙看看，谢谢！
6 R* f2 e; \, i; ~0 _: n
0 {9 i' p( A/ W: d. {$ x% Q7 Z8 p4 TSpawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
1 n; ]2 n4 l, |  `# yunzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip." c6 }. S$ y- `
INFO(ORCAP-36108): Starting the Swp file dumping process ...4 r4 L* A! [- q
Loading netlist files ...
, o% n# D8 V8 [( @6 q0 U0 d  CLoading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat, r0 ]2 A  {. F8 U$ \: P5 Z8 D; }" ~

. H! k2 e# N+ W' y  YLoading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
- Q5 Z  C( H/ c6 Q# n, }) B. j  ]6 Q( |$ x$ Z' H' s. R2 j
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat) [1 @0 a$ A' L
packaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat9 B6 ~+ o- N; |0 p" I; A1 |' Q
#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.
7 g, n. y8 L/ D5 s              ERROR(SPCODD-516): Line Number: 178
9 M0 Q! z" m0 w* d2 q7 D#1 ERROR(ORCAP-36027): Unable to read physical netlist data." v4 Z! V" Y, d1 W9 k9 A
#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.) m9 F- x5 _1 Y6 u* g5 w9 a4 ]8 D) }
* Q: c! n+ l* M& O
Exiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
) `% O# Q* ~0 Q( {INFO(ORCAP-32005): *** Done ***
$ \# Z* D% A' B# M, E3 H/ L9 y/ }" z2 n, k
2 @: \! Z: X2 k. f1 F& B

2 \( D# A% K- Q
7 c- M/ a6 G6 b6 ^. o' x/ k8 b

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fh3953
搞定了，出这错误是因为重排后的pcb没保存，现在可以了。 感谢楼上大大们的回复  详情 回复 发表于 2016-3-7 14:36

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fh3953

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 楼主| 发表于 2016-3-5 14:27 | 只看该作者
Projectaker 发表于 2016-3-5 13:29
: s7 ^" f# _, A# y你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...
2 U# ~- C! ^; |: \" p# ?
我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。
6 T% x% z  m% P. o0 x另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排  R& n1 T' t2 w0 U0 X# j7 ~: w

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fh3953

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 楼主| 发表于 2016-3-6 19:11 | 只看该作者
partime 发表于 2016-3-6 15:023 A9 f* R8 B: B0 w3 t
用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦
( T; O  i" j* H; n
然而并没有你和他，只有一个我....: p+ {9 [7 x) l# `* G1 K! w
小公司的硬件就是全包啊全包。3 w/ ^. i& v) H% N& `
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？
1 f: @+ m8 e& h, g

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youngboy66
同求，我也遇到同样的问题  详情 回复 发表于 2022-1-10 21:27

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Projectaker

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2#
发表于 2016-3-5 13:29 | 只看该作者
你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

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longzhiming99
谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈  详情 回复 发表于 2016-3-6 09:01
fh3953
我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。 另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排  详情 回复 发表于 2016-3-5 14:27

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zqy610710
  • TA的每日心情
    开心
    2020-2-27 15:23

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    [LV.1]初来乍到
    4#
    发表于 2016-3-5 15:04 | 只看该作者
    pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

    点评

    fh3953
    pcb重排位号我试过，位号的前缀都变掉了。 那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。 电阻都变成U开头的了...  详情 回复 发表于 2016-3-5 15:15

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    fh3953

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    5#
     楼主| 发表于 2016-3-5 15:15 | 只看该作者
    zqy610710 发表于 2016-3-5 15:04
    ; ?$ K9 }* W' m+ q3 ~pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...
    * U% [: {" B3 |
    pcb重排位号我试过，位号的前缀都变掉了。
    $ K, b+ c0 [5 A4 [! q$ Q那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
    , X3 D3 g4 K; {: E电阻都变成U开头的了...) _" E+ T, `- E  \* r

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    Projectaker

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    6#
    发表于 2016-3-5 16:20 | 只看该作者
    这个等待最佳答案吧！朋友

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    longzhiming99
    很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。  详情 回复 发表于 2016-3-6 09:12

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    jyl518

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    7#
    发表于 2016-3-5 17:28 | 只看该作者
    也想知道原因

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    bashao

    该用户从未签到
    8#
    发表于 2016-3-5 18:24 | 只看该作者
    恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

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    ms642799785

    该用户从未签到
    9#
    发表于 2016-3-5 20:33 | 只看该作者

    3 Y7 f4 X% H9 t也想知道原因

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    jingjisong

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    10#
    发表于 2016-3-5 20:45 | 只看该作者
    希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

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    ms7021

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    11#
    发表于 2016-3-5 23:08 | 只看该作者
    没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

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    longzhiming99

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    12#
    发表于 2016-3-6 09:01 | 只看该作者
    Projectaker 发表于 2016-3-5 13:292 ?5 S- q. a" k# A# ^
    你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

    3 h  ]7 Q' G' k. G 谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈
    % w: H+ J* z4 V( u! M

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    longzhiming99

    该用户从未签到
    13#
    发表于 2016-3-6 09:12 | 只看该作者
    Projectaker 发表于 2016-3-5 16:20
    9 r/ C" T5 n( X9 R1 X& R这个等待最佳答案吧！朋友
    9 K  |1 I. P( z: s
    很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。
    # G4 t  v+ s& J7 S* [9 i! V

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    fh3953
    多谢提醒，不过我好想没有fix的器件啊。。。明天上班再确认下  详情 回复 发表于 2016-3-6 19:07

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    zqy610710
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    14#
    发表于 2016-3-6 10:23 | 只看该作者
    上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

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    partime

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    15#
    发表于 2016-3-6 15:02 | 只看该作者
    用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

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    fh3953
    然而并没有你和他，只有一个我.... 小公司的硬件就是全包啊全包。 还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？  详情 回复 发表于 2016-3-6 19:11

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