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求助,原理图位号重排之后更新网表到pcb就乱了

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1#
发表于 2016-3-5 12:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
这个板子之前做过一板,然后这一板加了很多东西,都是从别的工程里直接copy过来的,然后位号就乱了。" Y+ B, Y  x& i2 ~) W8 Y' }5 |
现在lay完了板子,把原理图位号重排一下,然后更新到pcb就成这样了,元件各种飞,网络乱成一锅粥了,还好我文件都有备份。4 d, C, [" L5 x% M9 B
不知道这是我操作问题还是怎么的,会出这种情况。* z: N4 b. u: |9 [( C# H! v
有没有什么办法可以重排位号之后正确的更新到pcb?

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 楼主| 发表于 2016-3-7 14:31 | 只看该作者
lxh19861215 发表于 2016-3-7 11:209 R' t7 |. N* L) s; l$ M. T) P
在PCB里面重标,然后反标到原理图中。参考附件反标的文档.

0 q2 H$ D0 i, M8 a1 t3 x% R多谢!之前没勾preserve currente prefixs,所以重排一直有问题。现在重排可以了,但是回注的时候提示Unable to read physical netlist data.1 {) z0 |" V: I/ @9 Z9 C2 i
求解,这个怎么破?
; l& O  R: ^6 U5 P6 T, e1 n1 i
7 l7 }/ l- e, P, J6 B2 y( v下面是log,能否帮忙看看,谢谢!
: `# A# K" G* ~5 i5 O# ?+ r8 Q
9 ?% M3 L5 L2 e! j: Z: N3 N0 RSpawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
5 x3 N% j* ]9 f" J1 lunzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.
2 S" p: @; B: s# W, ]& gINFO(ORCAP-36108): Starting the Swp file dumping process ...) }8 k2 E2 v3 P% D! ~# o
Loading netlist files ...; y, p1 E- Y7 n# @5 j
Loading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat% D. ?8 f. G  Y
8 }* V8 W  M* M+ c
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat5 ^' e8 ^4 y0 r; d2 z

$ r& A$ }# f/ t! S1 ^Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat
+ E1 z/ ^) p6 K- Y9 apackaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat9 C1 Q# P$ e7 }; s6 F! E
#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.  x; e  ~/ n# R) T( R. s4 }! C8 `8 X
              ERROR(SPCODD-516): Line Number: 1781 U! F+ N. U$ \! [8 G7 C
#1 ERROR(ORCAP-36027): Unable to read physical netlist data.
/ O! e; I: M- i5 f% q: a#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.
# X, {  n: f/ h% A
, z% b2 ^4 ^8 PExiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
0 R5 ]+ H* h4 _5 ?' y: HINFO(ORCAP-32005): *** Done ***
% q/ y/ k: _/ ]  C- l" {0 f3 k1 V! U! ?  r  G

! C7 r2 f2 d9 t8 G* C' [' d( k$ r% f) L. ~& d

+ I) P4 g" ?$ q9 s* \: x

点评

搞定了,出这错误是因为重排后的pcb没保存,现在可以了。 感谢楼上大大们的回复  详情 回复 发表于 2016-3-7 14:36

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 楼主| 发表于 2016-3-5 14:27 | 只看该作者
Projectaker 发表于 2016-3-5 13:291 ]/ ^8 b& S9 v% P
你这是玩呢?位号乱了那肯定会如此,网表都存在不同,那对应不上肯定cline么了,有变化的全飞。做任何操作 ...
* v% G8 d( I) B' s  a" E% S0 K0 `
我以前在别的文件里试过,重排位号之后更新到pcb,pcb位号也能正确更新,不知道为什么这次不行。7 E1 l5 P0 t& j1 @- V8 \
另外,文件我是有备份的。现在的问题不是文件被打乱了,而是不知道怎么才能重排
6 \' D" h9 @3 ^. Y; v1 a

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 楼主| 发表于 2016-3-6 19:11 | 只看该作者
partime 发表于 2016-3-6 15:02/ Q. i# v7 I; }
用原来的brd文件反标到HDL里面去,然后,让DE在这个基础上做原理图。不是你麻烦,就是他麻烦

4 {6 ^6 d: ?. a然而并没有你和他,只有一个我....# r) L' l! |: K9 f1 y6 g0 F
小公司的硬件就是全包啊全包。9 h! ?9 M6 C- q1 n! ?0 P
还有就是我在brd里面重排位号,位号的前缀都会变掉,电阻都变成U了,这个怎么解决?是不是得在器件封装里面改?
) ~6 K$ N; x: H& }

点评

同求,我也遇到同样的问题  详情 回复 发表于 2022-1-10 21:27

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2#
发表于 2016-3-5 13:29 | 只看该作者
你这是玩呢?位号乱了那肯定会如此,网表都存在不同,那对应不上肯定cline么了,有变化的全飞。做任何操作,记得要备份。

点评

谁说改位号就一定会乱?基本上不乱好不,楼主遇到乱的板,我也遇到过,最后我找到问题点了,哈哈哈  详情 回复 发表于 2016-3-6 09:01
我以前在别的文件里试过,重排位号之后更新到pcb,pcb位号也能正确更新,不知道为什么这次不行。 另外,文件我是有备份的。现在的问题不是文件被打乱了,而是不知道怎么才能重排  详情 回复 发表于 2016-3-5 14:27
  • TA的每日心情
    开心
    2020-2-27 15:23
  • 签到天数: 1 天

    [LV.1]初来乍到

    4#
    发表于 2016-3-5 15:04 | 只看该作者
    pcb 可以重排位号反标到原理图,原理图重排位号怎么更新到原理图呀,都是通过网表导PCB的,不清楚有没有这样的skill

    点评

    pcb重排位号我试过,位号的前缀都变掉了。 那个位号前缀好像是根据封装来的,而不是根据原理图的前缀来的。 电阻都变成U开头的了...  详情 回复 发表于 2016-3-5 15:15

    该用户从未签到

    5#
     楼主| 发表于 2016-3-5 15:15 | 只看该作者
    zqy610710 发表于 2016-3-5 15:046 p! Y" Q8 l$ w4 M0 K
    pcb 可以重排位号反标到原理图,原理图重排位号怎么更新到原理图呀,都是通过网表导PCB的,不清楚有没有这 ...
    3 E# _9 a7 g& h4 C
    pcb重排位号我试过,位号的前缀都变掉了。7 y$ D. H* p$ S# N, P; g: e
    那个位号前缀好像是根据封装来的,而不是根据原理图的前缀来的。
    / a9 }+ `5 x9 L. N( S, V2 ^电阻都变成U开头的了.... s. E$ f, p% E% b0 N

    该用户从未签到

    6#
    发表于 2016-3-5 16:20 | 只看该作者
    这个等待最佳答案吧!朋友

    点评

    很多人遇到过,但次数不多,始终不知其原因所在,原因是PCB上有fix属性的东西,任何东西!有了fix就会更新不正常,被fix的东西打乱了。更新前先去掉所有fix的属性,这样你怎么重导网表器件都不会飞走。。。。  详情 回复 发表于 2016-3-6 09:12

    该用户从未签到

    7#
    发表于 2016-3-5 17:28 | 只看该作者
    也想知道原因

    该用户从未签到

    8#
    发表于 2016-3-5 18:24 | 只看该作者
    恢复你的PCB,反标回原理图  看看 ,现在你的原理图位号都变了   再怎么导都还会出现这样的问题

    该用户从未签到

    9#
    发表于 2016-3-5 20:33 | 只看该作者
    4 c' V& R' h+ _' K  G6 U" P
    也想知道原因

    该用户从未签到

    10#
    发表于 2016-3-5 20:45 | 只看该作者
    希望有解决的方法。我一般是不选全部重新编号,后面添加的自动编号。。。。

    该用户从未签到

    11#
    发表于 2016-3-5 23:08 | 只看该作者
    没碰到过,我也是原理图更改后更新到网表,不过很少进行重新编号再更新

    该用户从未签到

    12#
    发表于 2016-3-6 09:01 | 只看该作者
    Projectaker 发表于 2016-3-5 13:293 I) n% `6 a* q% c: W/ n% h
    你这是玩呢?位号乱了那肯定会如此,网表都存在不同,那对应不上肯定cline么了,有变化的全飞。做任何操作 ...

    & @# u) j' q9 y4 u 谁说改位号就一定会乱?基本上不乱好不,楼主遇到乱的板,我也遇到过,最后我找到问题点了,哈哈哈- \' Y2 T( G0 B% B6 u$ Z

    该用户从未签到

    13#
    发表于 2016-3-6 09:12 | 只看该作者
    Projectaker 发表于 2016-3-5 16:204 X* J: x6 L3 ]  s& k
    这个等待最佳答案吧!朋友
    4 S9 n" R) g; W( T; `* C
    很多人遇到过,但次数不多,始终不知其原因所在,原因是PCB上有fix属性的东西,任何东西!有了fix就会更新不正常,被fix的东西打乱了。更新前先去掉所有fix的属性,这样你怎么重导网表器件都不会飞走。。。。5 |7 z# |7 a& }2 H

    点评

    多谢提醒,不过我好想没有fix的器件啊。。。明天上班再确认下  详情 回复 发表于 2016-3-6 19:07
  • TA的每日心情
    开心
    2020-2-27 15:23
  • 签到天数: 1 天

    [LV.1]初来乍到

    14#
    发表于 2016-3-6 10:23 | 只看该作者
    上楼说的就算Pcb器件不飞,那网络全变了,那也得重新布局布线呀!

    该用户从未签到

    15#
    发表于 2016-3-6 15:02 | 只看该作者
    用原来的brd文件反标到HDL里面去,然后,让DE在这个基础上做原理图。不是你麻烦,就是他麻烦

    点评

    然而并没有你和他,只有一个我.... 小公司的硬件就是全包啊全包。 还有就是我在brd里面重排位号,位号的前缀都会变掉,电阻都变成U了,这个怎么解决?是不是得在器件封装里面改?  详情 回复 发表于 2016-3-6 19:11
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