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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助，原理图位号重排之后更新网表到pcb就乱了
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求助，原理图位号重排之后更新网表到pcb就乱了

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fh3953

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1#
发表于 2016-3-5 12:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
6 a3 T" G) |- L' p" u现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。! H0 k9 Q' {7 b* Y; b0 j% j
不知道这是我操作问题还是怎么的，会出这种情况。
. e; M0 x9 b9 s% X( t3 Z有没有什么办法可以重排位号之后正确的更新到pcb？

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 楼主| 发表于 2016-3-7 14:31 | 只看该作者
lxh19861215 发表于 2016-3-7 11:20
% N. z, T( S3 A3 _在PCB里面重标，然后反标到原理图中。参考附件反标的文档.
# A3 F( c/ X+ G. Y3 I
多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
+ k+ E; Q* b* M9 d6 e/ \求解，这个怎么破？+ Y& k/ v% h) I1 S& D0 x. G8 _/ M6 q

4 ?: N# l, k' y/ k+ l下面是log，能否帮忙看看，谢谢！
" n8 Q' `$ R6 E. C" u  C6 @& D( P( v+ H& ~0 K
Spawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
. R, r) a, k- C4 munzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.8 U3 T1 J3 w! ~  K2 r7 l+ e% ?
INFO(ORCAP-36108): Starting the Swp file dumping process ...7 b# i3 C  Y1 x# N  |+ `# D- v
Loading netlist files ...3 D1 R& f& E% u: z; k! V3 t' y& @
Loading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat
4 b6 x6 A7 ^2 i! Q; I
: [* ?5 \) g3 t; \Loading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
4 M2 R0 u8 v7 P* r5 q8 j5 J; {, G
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat' B. P* y2 O$ h2 G8 W) c
packaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat; n- w* c. a% g  w
#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board./ B$ P4 n- Q  c* W0 ^" j
              ERROR(SPCODD-516): Line Number: 178, x# F1 o6 ~2 L
#1 ERROR(ORCAP-36027): Unable to read physical netlist data.* w8 t% M8 j  }! ^7 |7 y/ w( Y
#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.
3 }% k' J4 J' A5 D& C8 ?: ?2 g4 E) C: W5 L
Exiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd  R8 l4 @" s$ P0 I0 {; R
INFO(ORCAP-32005): *** Done ***
4 N3 ~; \* m5 T3 Z
7 B- u: K: [' H, T- M# s- V' q* m/ y: }5 g9 T3 \0 K0 l" {+ L3 a

/ U* g# A; _# t" A- I1 T- X/ \+ _2 O/ u4 Q" s! A

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fh3953

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 楼主| 发表于 2016-3-5 14:27 | 只看该作者
Projectaker 发表于 2016-3-5 13:29
) ^( l7 r: Z0 r7 K% q' m; l你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

" h8 D" ?( Q5 j+ T( u/ U( B' m我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。9 D5 h4 T; |9 p* `, {0 X, v& L
另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排! M. N" F. Y& ^2 {, V

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 楼主| 发表于 2016-3-6 19:11 | 只看该作者
partime 发表于 2016-3-6 15:02
. Q$ [! N$ B* k# M2 I/ X- c1 h6 ~用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

  }- m3 J2 i) L8 T然而并没有你和他，只有一个我....
6 k, Z- K3 m) k! K. _( Z% a小公司的硬件就是全包啊全包。3 L; t* ^9 g6 o( ]0 }: @6 Y5 A
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？
7 f: x3 X" M  R, K, Y

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Projectaker

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2#
发表于 2016-3-5 13:29 | 只看该作者
你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

点评

longzhiming99
谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈  详情 回复 发表于 2016-3-6 09:01
fh3953
我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。 另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排  详情 回复 发表于 2016-3-5 14:27

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zqy610710
  • TA的每日心情
    开心
    2020-2-27 15:23

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    [LV.1]初来乍到
    4#
    发表于 2016-3-5 15:04 | 只看该作者
    pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

    点评

    fh3953
    pcb重排位号我试过，位号的前缀都变掉了。 那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。 电阻都变成U开头的了...  详情 回复 发表于 2016-3-5 15:15

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    fh3953

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    5#
     楼主| 发表于 2016-3-5 15:15 | 只看该作者
    zqy610710 发表于 2016-3-5 15:043 f7 p) a- v. Y7 W  w9 L  G7 T# a
    pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...
    ) i3 n' N9 i+ \& [$ ?' A; d* w# c
    pcb重排位号我试过，位号的前缀都变掉了。
    : }+ s8 ]3 t$ X那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
    2 N! O  |% v1 z& y$ _电阻都变成U开头的了..., a) }: T5 r- }. W- s

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    Projectaker

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    6#
    发表于 2016-3-5 16:20 | 只看该作者
    这个等待最佳答案吧！朋友

    点评

    longzhiming99
    很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。  详情 回复 发表于 2016-3-6 09:12

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    jyl518

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    7#
    发表于 2016-3-5 17:28 | 只看该作者
    也想知道原因

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    bashao

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    8#
    发表于 2016-3-5 18:24 | 只看该作者
    恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

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    ms642799785

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    9#
    发表于 2016-3-5 20:33 | 只看该作者
    ! `$ P$ f$ v5 o
    也想知道原因

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    jingjisong

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    10#
    发表于 2016-3-5 20:45 | 只看该作者
    希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

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    ms7021

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    11#
    发表于 2016-3-5 23:08 | 只看该作者
    没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

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    longzhiming99

    该用户从未签到
    12#
    发表于 2016-3-6 09:01 | 只看该作者
    Projectaker 发表于 2016-3-5 13:29
    ! v3 _1 j) K- D+ I你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

    : I2 y' ?! C1 p$ G% S! S# v 谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈
    ; X) b' @9 f/ g8 q1 n

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    longzhiming99

    该用户从未签到
    13#
    发表于 2016-3-6 09:12 | 只看该作者
    Projectaker 发表于 2016-3-5 16:20
    ( A  J- ~: v: u* P: I( u& J' G这个等待最佳答案吧！朋友
    0 r+ u. k7 V7 g, [. G
    很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。1 X0 x; U  F9 [: S1 Y8 E) y* k

    点评

    fh3953
    多谢提醒，不过我好想没有fix的器件啊。。。明天上班再确认下  详情 回复 发表于 2016-3-6 19:07

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    zqy610710
  • TA的每日心情
    开心
    2020-2-27 15:23

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    14#
    发表于 2016-3-6 10:23 | 只看该作者
    上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

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    partime

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    15#
    发表于 2016-3-6 15:02 | 只看该作者
    用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

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    fh3953
    然而并没有你和他，只有一个我.... 小公司的硬件就是全包啊全包。 还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？  详情 回复 发表于 2016-3-6 19:11

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