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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › PADS logic问题，多谢
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PADS logic问题，多谢

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08101040401

该用户从未签到
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1#
发表于 2015-11-9 12:39 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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在pads logic中，如果我要建个封装，CAE封装，我发现当我这个芯片的管脚很多，比如2000个的时候，那个CAE 封装在图上看感觉就乱了套了，各个gate的封装就都重合了。我看了下，最大垂直尺寸允许60000，也就是说，最大的管脚数如果超过600*2或更少时，封装的显示就出了问题，很多gate重叠。有没有遇到这种情况的？请问怎么解决的？多谢大神。2 r- Y8 c3 e) }" C4 k9 d

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flywinder
  • TA的每日心情
    衰
    2019-11-20 15:36

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2015-11-9 17:10 | 只看该作者
    分成多个GAT来做

    点评

    08101040401
    我就是分多个gate来做的。如图。  详情 回复 发表于 2015-11-9 21:45

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    08101040401

    该用户从未签到
    3#
     楼主| 发表于 2015-11-9 21:45 | 只看该作者
    flywinder 发表于 2015-11-9 17:105 ]# K( f# L. O6 J, }/ \! b
    分成多个GAT来做

    3 |2 W$ p+ h( V. g我就是分多个gate来做的。如图。
      m6 A! |: y, u% l  p+ Q

    QQ截图20151109200549.jpg (275.12 KB, 下载次数: 0)

    QQ截图20151109200549.jpg

    QQ截图20151109200609.jpg (261.12 KB, 下载次数: 0)

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