DDR2/3设计疑问

None_feiyu

最近在学习DDR2/3的设计，遇到了些疑问，还希望热心的网友帮忙回答：
1、fly_by拓扑结构中，地址时钟命令等走线需要上拉端接电阻改善信号完整性
" z' G9 D  j) L6 e     疑问是：地址命令等端接电阻上拉到VTT=0.75V，然后时钟CLK通过电阻电容耦合到VCC_1V5？
                   为什么这两种端接上拉电压会不一样？
! t( k' {$ \6 \1 @2 U, v
6 s- k5 I+ W: M# I% ?2 v* v! h2、假设在实际应用中我只有一个DDR2/3，那么意味着是不是可以可以直接点到点的拓扑就好，不需要端接上拉电阻了？
: B) @7 {5 o7 p; U0 y
3 H8 y+ \, Z9 S) z. L( s0 I. n以上。

菩提老树

是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要是由于你的总线和芯片设计的原因。

None_feiyu

菩提老树 发表于 2015-10-13 12:44
. _3 Y" n+ S$ J: w是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要 ...

谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2（单颗），那么对于地址命令等在设计时采用点对点拓扑就好，可以这样吗？如果不可以需要从芯片手册中确认哪些信息才可以这样做呢？

菩提老树

可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

阿斯兰

8 u" s9 r/ h3 Q' f
1 Z- P, v% v& B! _! q8 ~# n* [$ x% S这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
+ o) I" v, \3 a' H9 x3 {- C7 i: I/ z/ l上拉电压不一样，看下端口的定义，会有解释的
单个器件也是需要上拉的

* M  \+ P' U9 Z) M+ J4 v

flywinder

按照参考设计来做不会有问题

None_feiyu

flywinder 发表于 2015-10-13 14:36
按照参考设计来做不会有问题

谢谢flywinder。
目前手头上面没有参考设计，如果有，也不会想这么些问题了。
8 h! @; Q3 u/ R" L3 s

None_feiyu

阿斯兰 发表于 2015-10-13 13:42
1 T# U( n, T( u) a7 N4 e这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
% P! d/ i4 h7 }" {) G: x* ~, y上拉电压不一样， ...

谢谢 阿斯兰。好的，我去看看有没有类似的I/O端口等效电路，看看是否能够找到合理的解释。谢谢！
4 T/ X3 `0 M: E$ C

None_feiyu

菩提老树 发表于 2015-10-13 13:16
可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

谢谢。
我觉得还是要学会仿真才行，只有得到量化的数据了就不会担心这个担心那个了。
  e8 Y1 c7 y1 B5 O0 o1 I

wangshilei

我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

None_feiyu

wangshilei 发表于 2015-10-13 16:54
$ J# Q' m0 A5 a) e我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

0 S1 P/ M& Q1 P谢谢 wangshilei。
问一下你的DDR2的是采用星型拓扑吗？通常一般是有几个DDR2。
; @, d- l" U9 @  b" A
6 ]  G# E) _: I9 I+ R

deutgao

wangshilei 发表于 2015-10-13 16:54
; h7 C# \) f6 I. g( ?+ `% p7 J/ h3 g我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

. g$ ^- C# c/ H# T也就是地址/控制/命令信号会加末端匹配。数据的使用ODT