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DDR2/3设计疑问

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1#
发表于 2015-10-13 11:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在学习DDR2/3的设计,遇到了些疑问,还希望热心的网友帮忙回答:
! ?/ a/ g0 Z# \# Q$ Q5 R0 M1、fly_by拓扑结构中,地址时钟命令等走线需要上拉端接电阻改善信号完整性
; X: F( g+ c, S1 R; u0 |0 q7 T     疑问是:地址命令等端接电阻上拉到VTT=0.75V,然后时钟CLK通过电阻电容耦合到VCC_1V5?
1 _+ M  n  @* S1 ~, D                   为什么这两种端接上拉电压会不一样?
9 K" B! I% y7 j) L( Z  }2 ]9 H! f2 ~
2、假设在实际应用中我只有一个DDR2/3,那么意味着是不是可以可以直接点到点的拓扑就好,不需要端接上拉电阻了?
$ Y9 N+ @. ?. ?# r) i: s
/ `- _6 w  j( m  U5 {7 K& d: r1 K以上。
) ~! F. j3 h4 q4 c0 l' M% s+ {) S6 Z% I! I9 m3 r' \1 q

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2#
发表于 2015-10-13 12:44 | 只看该作者
是否需要端接要看你的具体设计,如果是点对点的,很多时候是不需要端接的。对于上拉到0.75V,这个问题主要是由于你的总线和芯片设计的原因。

点评

谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2(单颗),那么对于地址命令等在设计时采用点对点拓扑就好,可以这样吗?如果不可以需要从芯片手册中确认哪些信息才可以这样做呢?  详情 回复 发表于 2015-10-13 13:04

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3#
 楼主| 发表于 2015-10-13 13:04 | 只看该作者
菩提老树 发表于 2015-10-13 12:44$ a3 I- x  T2 M' ]
是否需要端接要看你的具体设计,如果是点对点的,很多时候是不需要端接的。对于上拉到0.75V,这个问题主要 ...

3 t8 z( \& K2 v' L谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2(单颗),那么对于地址命令等在设计时采用点对点拓扑就好,可以这样吗?如果不可以需要从芯片手册中确认哪些信息才可以这样做呢?/ t* ~( W7 D5 }/ r/ o- D9 \
& ~+ Y5 M& u: y

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4#
发表于 2015-10-13 13:16 | 只看该作者
可以。但是要看看是否满足你的信号完整性,比如电气特性、时序。

点评

谢谢。 我觉得还是要学会仿真才行,只有得到量化的数据了就不会担心这个担心那个了。  详情 回复 发表于 2015-10-13 15:19

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5#
发表于 2015-10-13 13:42 | 只看该作者
本帖最后由 阿斯兰 于 2015-10-13 13:43 编辑 5 E: d2 [& _, P

- ]5 h- X/ @3 Y$ ~) B9 k这种情况得看你的DDR手册和给的参考设计,不同厂家的DDR会有不同要求,总体原理是一样的  }0 R# l) {8 B( \9 d2 {  o4 n
上拉电压不一样,看下端口的定义,会有解释的1 w" y$ E# h/ D2 K
单个器件也是需要上拉的& N9 a& X6 E( S$ D) |3 Y4 A

+ C! g# C  N! h: A- S( w5 Q

点评

谢谢 阿斯兰。好的,我去看看有没有类似的I/O端口等效电路,看看是否能够找到合理的解释。谢谢!  详情 回复 发表于 2015-10-13 15:18
  • TA的每日心情

    2019-11-20 15:36
  • 签到天数: 1 天

    [LV.1]初来乍到

    6#
    发表于 2015-10-13 14:36 | 只看该作者
    按照参考设计来做不会有问题

    点评

    谢谢flywinder。 目前手头上面没有参考设计,如果有,也不会想这么些问题了。  详情 回复 发表于 2015-10-13 15:16

    该用户从未签到

    7#
     楼主| 发表于 2015-10-13 15:16 | 只看该作者
    flywinder 发表于 2015-10-13 14:36
    ) y7 X! \, X: ?' N3 M. H按照参考设计来做不会有问题

    0 ^5 u, f! [6 E) Y1 w谢谢flywinder。
    " ^. N3 `7 ~, F目前手头上面没有参考设计,如果有,也不会想这么些问题了。
    # v1 T3 y7 I. O! ~1 x  I% }. R; E

    该用户从未签到

    8#
     楼主| 发表于 2015-10-13 15:18 | 只看该作者
    阿斯兰 发表于 2015-10-13 13:42
    # j& k  w6 I* n1 f这种情况得看你的DDR手册和给的参考设计,不同厂家的DDR会有不同要求,总体原理是一样的( F! }0 H- d: K7 ~( `
    上拉电压不一样, ...

    " j8 t) P8 ?6 ~& w, s% p/ f& p谢谢 阿斯兰。好的,我去看看有没有类似的I/O端口等效电路,看看是否能够找到合理的解释。谢谢!
    4 k: q: c6 o* O* ?1 S1 F7 U

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    9#
     楼主| 发表于 2015-10-13 15:19 | 只看该作者
    菩提老树 发表于 2015-10-13 13:16
    1 b6 v9 n+ g! A( Y' `: m可以。但是要看看是否满足你的信号完整性,比如电气特性、时序。
    ) i7 }4 Q# {" Z/ A5 {2 ]0 ~
    谢谢。
    . a% e- [2 X$ ]$ H6 O: F我觉得还是要学会仿真才行,只有得到量化的数据了就不会担心这个担心那个了。
    , ?7 D, G2 J7 T, ~

    该用户从未签到

    10#
    发表于 2015-10-13 16:54 | 只看该作者
    我做的有端接电阻的全是在DDR2 上,  在DDR3上一般无排组。  启用ODT功能

    点评

    也就是地址/控制/命令信号会加末端匹配。数据的使用ODT  详情 回复 发表于 2015-10-18 23:29
    谢谢 wangshilei。 问一下你的DDR2的是采用星型拓扑吗?通常一般是有几个DDR2。  详情 回复 发表于 2015-10-14 13:59

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    11#
     楼主| 发表于 2015-10-14 13:59 | 只看该作者
    wangshilei 发表于 2015-10-13 16:54( V/ ?3 P( }$ n
    我做的有端接电阻的全是在DDR2 上,  在DDR3上一般无排组。  启用ODT功能

      _( W3 n* D+ f谢谢 wangshilei。
    ( E( \! z0 f, [8 C/ O问一下你的DDR2的是采用星型拓扑吗?通常一般是有几个DDR2。9 `! `" B, S  g% x. o& O
    ' n8 I4 l, H9 V7 q1 `, m

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    12#
    发表于 2015-10-18 23:29 | 只看该作者
    wangshilei 发表于 2015-10-13 16:54
    2 ~( `# o  s, X" [6 W我做的有端接电阻的全是在DDR2 上,  在DDR3上一般无排组。  启用ODT功能

    , h& g! X# [6 N' C也就是地址/控制/命令信号会加末端匹配。数据的使用ODT
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