本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
12下一页
返回列表 发新帖
查看: 1841|回复: 22
打印 上一主题 下一主题

以太网接口问题求助

[复制链接]
liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    跳转到指定楼层
    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

    EDA365欢迎您登录！

    您需要 登录 才可以下载或查看，没有帐号？注册

    x
    问题描述如下：
    + b  K$ o7 J4 y& v* ^8 r1 Q1 [项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。6 K/ e9 S! f' n1 n" s
    1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
    1 _) X( l1 k8 F6 b2 P* ]( c8 Z, p2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    : T1 T# t  k$ v+ }( D- g5 _
      C* A9 y, g' g: C 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    $ J% Q& N2 }* n( E

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复

    举报

    EDA365微信号及QQ群号！
    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    推荐
     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:164 Q8 T8 Z6 b6 A
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    * Y4 N  `% x: A7 S' g& V你要把网络的弄的太长了或者转接 ...
    9 F- J* b4 A5 g) }* Y! i2 k
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的 ; l, n9 E: c* B
    4 C: T& a0 N6 Y6 j7 b9 ^

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    推荐
     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12
    # f; S7 H) M6 P, @$ B2 |0 m- i第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    # G* b& _- B4 E; W6 a( l按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制& P0 f  p" {" X* E
    第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
    ' Q1 ~( e1 X, i# b) u2 h  h$ V当然可能我的理解有误  
    6 ]& g! x+ E% w一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
    4 f* G& k8 [) [
    3 \$ M# s) V. J7 x. u

    点评

    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    zlpkcnm

    该用户从未签到
    推荐
    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55# ^1 X! W# s" w, N3 H6 r5 d
    按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    " }" c6 ?0 u3 {0 ?, ~& e- h第二种上边都是高速的收发线   引线必 ...
    4 E& z( V0 b, x+ o
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题4 h4 p% e$ x6 Z4 a1 R

    8 N* W' c, ?% w3 G* N
    5 E5 b% n( E" ~, G6 @8 H8 s; @+ X: C7 G- B  I3 J
    我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。1 m' L4 I- a4 u! |

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    fallen

    该用户从未签到
    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

    点评

    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    菩提老树

    该用户从未签到
    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07! o/ w, v# u# X  ~  M
    显然是2，没啥好说的。
    1 W( f- a5 `3 W6 o6 A
    额   好直接    不过可以给稍微解释下么     4 w1 p0 ^% a9 w2 z8 `# {- j( M
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
    ; G" M- H  w$ M7 q6 ]6 s4 y+ ^' j/ l2 ?1 w, ^  \3 G

    点评

    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    - ^3 o. u6 f2 w1 {; Q额   好直接    不过可以给稍微解释下么     
    " N2 v# C3 I0 s0 x  S0 Y现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    # r2 b4 k' R/ u因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现
    % [' b, T0 l7 B* T" ?+ S

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    fallen

    该用户从未签到
    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    * K  p4 |4 {& X6 |# H额   好直接    不过可以给稍微解释下么     
    3 o$ `. \$ T! f现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    $ W8 d& |1 e. C1 h8 u! n5 Z模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。- ?+ o2 ]( h( S8 I4 Q! b/ O; G
    你要把网络的弄的太长了或者转接几次是不好的选择。
    0 p( Z' n& \5 W

    点评

    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    fallen

    该用户从未签到
    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27
    , J5 u* h- t/ g- G$ K这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...
    / [( O" l& f: C
    RMII，百兆，CLK应该是在50MHZ3 P3 ?* g# J# O! x4 ]1 D4 G
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。3 Y3 Y3 F9 v$ P4 n$ G, ?* y

    点评

    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35) F2 c& i% N8 a5 ~  u
    RMII，百兆，CLK应该是在50MHZ; }; |; A8 ~- v* A6 T
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    3 b9 U2 h& Y3 l/ j2 ^! l( P
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  8 r: Y' m  x5 s
      i# \1 n( C1 b1 P/ W

    点评

    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    1 b" Z3 Y6 N8 M' Z; x, Q这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    , r9 o6 Q0 B2 g9 B# O" u0 F
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
    : g) k: @8 i$ D4 G) u1 r; [: A0 F

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    + \- h* N5 i- S2 o7 ]% h/ q0 T# b这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    3 ]5 x6 u+ |8 i6 g2 S
    原因版主说了。
    6 v1 e& B5 j! ^, ~6 @信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。1 V1 }, w7 s0 w' H, N7 I

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    9 Y. ~) Y+ R; ~; O& M

    点评

    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

    下载资料威望不够？点击查看获取威望的N种方法>>
    回复 支持 反对

    举报

    下一页 »
    12下一页
    返回列表 发新帖
    高级模式
    B Color Image Link Quote Code Smilies
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-8-5 01:14 , Processed in 0.171875 second(s), 37 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表