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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    问题描述如下：
    ) k$ W- P5 \, m项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。  ?: Y5 f8 K7 ]0 O( P7 x
    1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
    $ s" v9 F* d/ L* d: p! d+ G; v2 a2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    & |; `. M" c( c; h5 d. ]& ^- Q
    $ H0 I: [; M$ V& s* r2 w 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    0 B: x1 m% G! ?) M6 f: p

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16
    9 F/ Y2 s4 E, J6 p# s( a模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。9 G- s; i; u3 `
    你要把网络的弄的太长了或者转接 ...
    0 j2 W$ }! e0 w$ N( K
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
    9 N4 s, `7 i( K/ W/ _$ ?$ p. K: A) c
    $ H+ B, C: |0 g. c

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
  • TA的每日心情
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:129 f' i1 F9 G- u1 x2 M, Q& r" a9 e+ H1 Z
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    & e# q  ~% P2 k/ b& @
    按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制9 v: Q" x% H' J1 |- q( O4 a4 }% w
    第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
    ) G5 `& _: ?7 @1 [4 Z) p当然可能我的理解有误  7 p9 |8 X! f6 {: [/ Q# @4 ~% ~; y
    一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
    ' F0 m4 E' N" N& o# U% X
    - t  B5 g+ |/ y  K  N

    点评

    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55, k* Z! k, Q% m- Y( L/ b6 Q
    按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制( M( F) b: P" l+ x% `* I# ]
    第二种上边都是高速的收发线   引线必 ...
    5 V+ V* Z& |0 J9 I7 v
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题8 N9 n% y' s) D2 @) c3 w3 H' w1 F% _
    7 R8 a- I& x- H# U" V

    ) U5 D) j( n! _, {) R0 l" P7 K- B+ ^( ?0 g' w
    我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。( W4 U/ N  y) x" d

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
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    慵懒
    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07# i9 L4 s- y$ w$ l- e. c
    显然是2，没啥好说的。

    4 w- z7 C$ s1 \% h8 X% v/ r额   好直接    不过可以给稍微解释下么     
    7 p, \7 P% L& u& [7 T现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
    8 N! r" A/ \' Y9 u& R/ }" m1 W+ r

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    : Y7 ]1 N% A" E, z额   好直接    不过可以给稍微解释下么     . [$ K/ N! a3 k; v# c
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    . A0 e1 R: g& a' k因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现5 G1 K# t2 c; k1 M2 f4 S: Z0 ^

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    fallen

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    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    " \/ A: v9 b" S/ k( b$ W. B额   好直接    不过可以给稍微解释下么     
    6 L6 J4 e  ~" b现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    ; m% m* q5 M! W5 a5 a9 N/ ~模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    ) F% y' V/ L4 h% |0 K  v* q  R9 B你要把网络的弄的太长了或者转接几次是不好的选择。* A) a8 C$ X  t" H

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

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    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27
    ) \( f" x! p; g/ [这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

    . A- o6 Q8 z; g- w7 {2 wRMII，百兆，CLK应该是在50MHZ
    # Y, C% b: E0 d! u如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    + D+ u3 D  m/ f' P2 U

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35
    , Q* N6 @& \4 K' m* e- c. \RMII，百兆，CLK应该是在50MHZ6 t( G5 \* v, i1 O6 c+ e
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    ! f! a4 a! g" K1 e! w) X
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  
    + N3 E1 f6 p7 J$ P
    & ]* @! t0 C* g& n0 E) J

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    % i9 W9 T0 @& f! I( z这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

    " m. d( f& t: F3 W; T5 N, S没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
    ' j9 o; ?1 s6 u  U9 _

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    8 E9 ^! b! Z' F5 t% a这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    6 F+ ~9 @4 I4 Y" K. `8 p
    原因版主说了。
    / O. Y6 G, \1 Q5 e4 D信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
    " N3 c2 c+ c: U  z3 X

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大) X  E. `6 d5 {9 `' w. ?/ H7 y

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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