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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    问题描述如下：
    - j8 I9 K5 b% P' D4 a' v! p项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
    5 x+ M0 a+ c. V; O' @  X8 q' d& N1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；9 O) ]% _0 B) e9 d! F: }
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    & h8 {: u% M' P( m8 v4 k* a* H0 Q. Y) S6 ?. ]
    这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    4 a, b. l! I/ Q: f; Z% z6 s6 a

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    liuxiang5119
  • TA的每日心情
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    2020-8-10 15:36

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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16$ z* P3 g* D! M, S' [- \2 j  O
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    3 q3 B8 d5 d2 k4 ^% T你要把网络的弄的太长了或者转接 ...
    - y1 z, q5 A% }( ]' z0 E0 R
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的 ! {; a/ s, e6 q+ B: K$ u/ Q8 U, e
    ! z1 R5 ?! \! Q/ u  h

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12
      u+ h0 ?, W+ i: Y% @# [5 x第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    0 n3 y. S) M! M6 w7 X/ t3 ?按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    , r  v+ G8 I6 [8 ]. Y3 ~) K: k第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
    7 \6 w1 X0 M) q# V当然可能我的理解有误  & q. K; t1 t. J* I$ }
    一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
    % G5 r: h! X; O! k+ h8 i' }  d% r7 t- a' E* |. |0 g$ B3 n, I7 S

    点评

    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

    该用户从未签到
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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55
    2 r% L; a8 ?1 h7 f' ]# L) C5 Z2 i! w0 I按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制& v1 X# f" j' G7 ~6 Z4 |1 f, Z6 }* a
    第二种上边都是高速的收发线   引线必 ...

    9 g5 `& }  T& ]. D4 [* v- j! z5 c差分高速信号走内层，EMC很好控制；如果走表层好像有问题7 N6 [- y1 X$ @9 `. @
    . {% z6 g8 _8 Y

    3 f6 D" n! ?! P7 w. q/ E8 Z1 a  ]# X# ~
    + r  B6 w% W- z9 S) ?我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
    * r7 |/ b5 X$ }% g* U# h  o/ z' x

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
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    慵懒
    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07
    ! b( j2 B' F% ^2 f& d4 B显然是2，没啥好说的。

    ; e( i- h" u1 H; f额   好直接    不过可以给稍微解释下么     
    ) i) o9 S& W# k& }现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。8 J2 L( i9 U; P5 t  c

    & S1 U8 X& G; f: U. c. L

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    ! w0 I/ ^( O! N1 w: H额   好直接    不过可以给稍微解释下么     
    ! B. _0 C7 ~# U) q% |8 i现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    + I2 b- n3 Q" a2 s因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现3 s- k. _7 \6 N- B! a! e+ ^

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    fallen

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    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37
    ; ]' R2 \3 m6 k& o额   好直接    不过可以给稍微解释下么     ! {/ r0 R7 h; `3 C8 i  J, b
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    $ P: R8 _0 s4 N7 N7 D9 Q! D5 B8 E模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    " k$ |; [; K' {" F5 V) h你要把网络的弄的太长了或者转接几次是不好的选择。* f- y6 M. l( L% \, B! R# t3 L

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

    该用户从未签到
    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:279 Z2 m7 L* H& W! D( c; J0 B
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...
    . ]. d/ ]* ^9 ^8 N( A
    RMII，百兆，CLK应该是在50MHZ4 Q0 @, t4 V, t
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    + y! n- [( u9 p2 b

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35$ z5 ~' F5 P* C5 N  m" v8 m
    RMII，百兆，CLK应该是在50MHZ
    " v% z# m$ }1 q6 b$ n, `如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    ) p% H, o1 M+ B* j7 v
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  5 g( M; V# k, \. I+ U3 t
    6 ]; E3 W* Q: [. A1 @

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38% j" m& U/ a9 Z! }, S) G
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    % h/ k( c1 D6 [0 o/ S5 R2 `4 M" U
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
    6 h( a, K# Z& B3 u% y3 y

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    " [- }& m. Y+ X' D这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

    4 @: u+ Z- B! @: z& j; k' I0 j原因版主说了。0 f: F4 \. Z, r( L  T+ `, W* h
    信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
    1 |2 Q( l, e, o# x7 W

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

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    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大2 M4 Q! X+ R! \( H; W2 C2 m9 l' `

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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