以太网接口问题求助

liuxiang5119

问题描述如下：
7 g, j, H% ?; W8 ?# U项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
6 b& i3 b6 B! S$ v. H1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
; J# ]0 S$ k7 c* Q' U1 E& d' U7 x
这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
5 }+ K, y2 f5 {% q1 x1 n4 ^

liuxiang5119

fallen 发表于 2015-9-23 17:16
( L/ M$ J/ \$ o) }模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
你要把网络的弄的太长了或者转接 ...

( x; P3 T9 E! E" F, d$ C7 r3 m这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
( k% T7 v/ Y" v

liuxiang5119

zlpkcnm 发表于 2015-9-24 16:12
第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
; n2 G+ J) M$ S第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
当然可能我的理解有误  
一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
: Y! b' \: E# e3 }" Q
2 ~4 j/ Z. w$ ]* g" ^4 U  e

zlpkcnm

liuxiang5119 发表于 2015-9-25 08:55
8 k1 G# `) Z& p4 [. n按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
) Y4 |/ T$ M: N2 W) W第二种上边都是高速的收发线   引线必 ...

差分高速信号走内层，EMC很好控制；如果走表层好像有问题

# i3 B1 P2 S) n$ u7 ^# m. \1 I& k4 |
2 B% F7 H; k; ^8 G2 E
" ?8 q' _/ s) b3 \我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
+ D" P; y0 p& e( G) Y7 S) ~

fallen

显然是2，没啥好说的。

菩提老树

版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

liuxiang5119

fallen 发表于 2015-9-23 16:07
' q0 Z  D, P& z显然是2，没啥好说的。

额   好直接    不过可以给稍微解释下么     
& g4 s" M5 ^8 q6 y$ J" P/ f& C现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
& H5 u5 B- t" H$ v5 _2 C: I$ N

liuxiang5119

liuxiang5119 发表于 2015-9-23 16:37
) a6 V6 h# p$ a额   好直接    不过可以给稍微解释下么     
* d4 i- x- @/ B$ o; H, {现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

: g% s1 _/ i2 [2 }因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现

fallen

liuxiang5119 发表于 2015-9-23 16:37
额   好直接    不过可以给稍微解释下么     
% K3 N6 j0 l3 H$ `" M* K现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

( O5 l) w' l" |, {% I模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
你要把网络的弄的太长了或者转接几次是不好的选择。
8 B. E2 H2 i% o

fallen

liuxiang5119 发表于 2015-9-23 17:27
这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

RMII，百兆，CLK应该是在50MHZ
$ u0 Q6 f# j% Z- l0 J如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
9 p. w$ v" E: ?8 D- b: \

liuxiang5119

fallen 发表于 2015-9-23 17:35
RMII，百兆，CLK应该是在50MHZ
如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

0 R- o- e6 P6 d! d这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  

) V# H! y* p3 n- r! w6 i' ]8 Z

fallen

liuxiang5119 发表于 2015-9-23 17:38
# i6 h5 Y9 a, k/ ~; J1 G这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
& k1 Z. b# g: o" v# }# O7 [% U

pex857617729

有条件的话，可以做下网口一致性测试，看看。

kevin890505

liuxiang5119 发表于 2015-9-23 17:38
0 w5 v) U9 {9 F6 D) E; M这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

原因版主说了。
信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。

天天在线

学习的漂过

zlpkcnm

第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
- l, p6 d6 C8 E/ ~$ X