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。。呼叫 呼叫,,关于LOGIC和LAYOUT间的导入更新问题

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1#
发表于 2015-9-23 09:29 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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原理图修改后:
2 q# F8 B/ _  \& }5 K; Z$ y8 s, d! _* y
1.直接使用ECO TO PCB功能同步更新到当前已打开的PCB;0 Q, C7 g; Z1 \" d, \% C
2.生成新网表,再在当前已打开的PCB中导入新网表来更新;
* Z0 s2 `; _1 _; q3 M) a! M1 L3.用当前已打开的PCB与新网表进行对比,生成ECO文件,再导入ECO文件来强制更新;
1 \! h9 p0 o9 h# h# v, o3 m4.打开空白PCB导入新网表建立一个新的PCB文件,,再用当前已打开的PCB与这个新建的pcb进行对比,生成ECO文件,再导入ECO文件来强制更新;
7 ^5 _. e% G2 x# J' D+ b
$ T  v6 I6 ~6 t# `1 O. h) X' @----------------------------------------------------------------我用的pads9.5,,我试过了这四种方式,效果都是一样的!!还是有区别我没看出来或我操作不当?: B; i( \: }7 ~& Z3 j4 X" A2 n5 D
以后原理图有修改增删之类的,直接用ECO TO PCB 功能不是更快更直接?

该用户从未签到

2#
 楼主| 发表于 2015-9-23 09:34 | 只看该作者
。。呼叫  呼叫,,,有一个细节,,我用第2中方式导入网表的时候,提示如图9 ]% O- f- N) V; S6 ]

7 n0 T1 D  F0 d( m我点击确定后,,没发现啥异常,,PCB可以更新。: X1 q( U, B1 g3 ~, E* t, b$ f5 J

) Z4 h3 f% }8 A4 E3 l3 X9 S% _0 q  T为啥会出这个警告呢?

11.jpg (30.81 KB, 下载次数: 8)

11.jpg

该用户从未签到

3#
发表于 2015-9-23 09:35 | 只看该作者
跨软件的时候会用不同的方法吧,都是pads直接ECO。

点评

。。哦,,只要使用的是同一平台的工具(logic和layout),,直接用ECO TO PCB就行,对吧?,,,其余集中方式适合不同软件间的导入更新,是这个意思么?  发表于 2015-9-23 09:40

该用户从未签到

4#
发表于 2015-9-23 09:47 | 只看该作者
其他方式也会用用武之地的,只是南瓜也没用过
* N, J4 d/ u0 T$ A) xECO能用就懒得管其他喽~~

点评

。。呼叫 呼叫,,,,我那个出现的警告,有没什么影响呢?  发表于 2015-9-23 10:14
。。哦,,呵呵。  发表于 2015-9-23 10:01

该用户从未签到

5#
发表于 2015-9-23 11:47 | 只看该作者
不知道它忽略掉了什么,没有报告文件弹出来么?你换成全英文路径看还报不报吧。
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