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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › DDR3拓扑结构疑问
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DDR3拓扑结构疑问

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None_feiyu

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1#
发表于 2015-9-23 08:42 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
针对DDR3设计有如下两个疑问：- a# N3 X7 O1 J2 w1 x
: ^. m5 O! H7 C  r% K- w
1、DDR3地址命令等组线通常采用fly_by结构，那么该结构想对其它拓扑的好处是什么？有没有合适的文章推荐参考。# z% [9 X$ C* U# P) y# I% }
2、有些DDR3不支持读写平衡，那么是否仍然还是采用fly_by结构呢？
! M6 ]8 q6 C$ ^! V1 l6 j+ [: n& C. b- [- K
+ z9 `+ V  b8 ^
希望各位热心的网友帮忙解答，谢谢。( ]# u$ d% @, v$ O* p- m

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超級狗

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2#
发表于 2015-9-23 09:09 | 只看该作者
踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices1 G3 C# |6 ^2 ]% d/ F$ I) ^

- e# Q3 i  a5 C) \2 U

sprabi1b.pdf

582.13 KB, 下载次数: 106, 下载积分: 威望 -5

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None_feiyu
谢谢版主大大。 另： 1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？ 谢谢  详情 回复 发表于 2015-9-23 09:16

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None_feiyu

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3#
 楼主| 发表于 2015-9-23 09:16 | 只看该作者
超級狗 发表于 2015-9-23 09:09% h# L: _5 A: r
踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices
3 h* J1 l7 T$ ~
谢谢版主大大。
: V% J& H, e5 a  B# E; e5 {# S另：3 w' m$ Q) u0 e7 |3 {

: y1 @& r# Y( @/ p     1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？/ B. f2 z- g4 P1 P; I0 t$ O
, @5 _) h/ a6 `3 m7 v
     谢谢！
6 D/ l+ [2 [" W

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中臣
  • TA的每日心情
    无聊
    2023-9-5 15:54

    • 签到天数: 1 天

    [LV.1]初来乍到
    5#
    发表于 2015-9-23 10:37 | 只看该作者
    資料全英文啊，看著頭疼，

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    支持！: 5.0
    超級狗
    支持！: 5
    進口狗糧不含地溝油黑心成份！^_^  发表于 2015-9-23 10:40

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    菩提老树

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    6#
    发表于 2015-9-23 12:04 | 只看该作者
    对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

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    kevin890505

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    8#
    发表于 2015-9-23 13:19 | 只看该作者
    1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。* {( f* o# f' N" k
    2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。4 c' w! \) ]4 \6 o3 {0 `
    3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

    点评

    None_feiyu
    谢谢 Kevin。 另： 1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图） 很少看到有Read&Write Levelization Supported。 2、假定  详情 回复 发表于 2015-9-23 14:33

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    None_feiyu

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    9#
     楼主| 发表于 2015-9-23 14:33 | 只看该作者
    kevin890505 发表于 2015-9-23 13:19
    1 m% S- `5 R& l, h( h# X1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在 ...
      u9 Q8 b6 u) {8 f
    谢谢 Kevin。2 |# y: @% |' Z4 \5 v4 h
    另：
    8 H8 x3 S; b# @: g. T8 T- C5 t      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图）
    5 O1 P- h: T6 R3 C% v8 [
    : R8 S5 a% S& w/ L& r2 O  z          很少看到有Read&Write Levelization Supported。
    : V; @: a4 E% j" D& T; ~   ; v) @$ @0 R/ g8 [  n
          2、假定不支持读写评审的DDR3，那么是否就不能够采用fly_by拓扑，而是T型拓扑？
    : T! a% G/ {0 E
    ' O( H( v' W1 |, p" G! I: y+ Q$ T+ O
          3、你说的洗白，我理解为板子白打了 对吗？& f- P! b4 i- Y8 s7 r+ N( X: G

    QQ图片20150923142923.png (15.48 KB, 下载次数: 5)

    QQ图片20150923142923.png

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    kevin890505
    个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要  详情 回复 发表于 2015-9-23 22:30
    honejing
    1. ... DDR3支持『读写平衡』 請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？ 2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。  详情 回复 发表于 2015-9-23 22:09

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    kljy911

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    10#
    发表于 2015-9-23 21:20 | 只看该作者
    DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

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    honejing

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    11#
    发表于 2015-9-23 22:09 | 只看该作者
    None_feiyu 发表于 2015-9-23 14:33# Q7 j4 b7 R8 \; N
    谢谢 Kevin。
    ; l4 s9 D9 r  r( K" A  [另：
    2 u) {) S& O8 E! Q0 ~: p: X) z+ L      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...
    $ K  a. m; y5 }1 r% c+ x
    1. ... DDR3支持『读写平衡』
    * X! P" A" G9 h7 s8 j& @請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？4 s' E6 f6 ?/ D; v. Y
    / ?( ^* d9 M- T1 J) e4 ~
    - A4 ~' a3 e3 }) @, e
    2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。
    ! e: [) o/ o% ]0 p+ P7 c) B) U8 V+ z  V! j7 N$ ?; a2 F

    5 K# J: d( T( V4 n2 i# s8 n, l
    / q  @. S3 Z, g& w, d# g3 T9 h% J% Y5 Z8 Y1 k

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    None_feiyu
    Honejing： 针对第1点参考楼下Kevin回复，谢谢。 他的回答比较详细了。  详情 回复 发表于 2015-9-24 08:36

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    kevin890505

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    12#
    发表于 2015-9-23 22:30 | 只看该作者
    None_feiyu 发表于 2015-9-23 14:33
    * I9 N; n: w# T/ o7 |, D谢谢 Kevin。
    * O$ n4 `9 k* f$ ]另：- h2 H5 \6 }! `4 B+ I" Y$ X
          1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...
    - A) v7 d& l9 b2 l4 P$ A- ?2 z) j
    个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
    1 k  A5 N3 X: e2 V  z1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
    * C0 U& [8 {' D3 U" w! O# [2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
    4 M8 r7 w) a2 Q8 `8 C. ?* I: V8 x3，口语了，是的，真打板就浪费表情了。' G  p+ r; m6 e- F( Y0 S+ ^! m

    点评

    None_feiyu
    谢谢Kevin。 还得继续努力学习。  详情 回复 发表于 2015-9-24 08:35

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    None_feiyu

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    13#
     楼主| 发表于 2015-9-24 08:35 | 只看该作者
    kevin890505 发表于 2015-9-23 22:30& l0 V, o( V: a4 e2 @; T; Z$ M/ o- \* ?
    个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...
    " I% S& T9 D6 t1 r# k: w6 i
    谢谢Kevin。
    8 B6 n7 U$ ?  f! ]4 y% U  x; a还得继续努力学习。

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    None_feiyu

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    14#
     楼主| 发表于 2015-9-24 08:36 | 只看该作者
    honejing 发表于 2015-9-23 22:09( D. @; }4 N# J6 \' m+ U; K0 l
    1. ... DDR3支持『读写平衡』
      G* E/ @; q, u# u請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

    ) N6 A8 p7 k- R1 d; g: m/ i( KHonejing：4 x- q9 e, |' G2 }$ [5 d
    针对第1点参考楼下Kevin回复，谢谢。" x3 }0 t* }. H' H& t: D% ^3 q
    他的回答比较详细了。8 J: z1 y- w, F( m  K. h2 v

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    飞到天上撒尿
  • TA的每日心情
    开心
    2024-7-8 15:48

    • 签到天数: 37 天

    [LV.5]常住居民I
    15#
    发表于 2020-9-16 10:59 | 只看该作者
    先学习一下

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