DDR3拓扑结构疑问

None_feiyu

针对DDR3设计有如下两个疑问：
2 r  n( }- T; e' i' `8 z' ?1 s* t
$ O" u4 A; d$ @$ B! c1、DDR3地址命令等组线通常采用fly_by结构，那么该结构想对其它拓扑的好处是什么？有没有合适的文章推荐参考。
2、有些DDR3不支持读写平衡，那么是否仍然还是采用fly_by结构呢？
4 Q9 g; L3 ^& Q" `7 `
) j" g- ]+ U( n5 j2 v
希望各位热心的网友帮忙解答，谢谢。
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超級狗

踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

# G! m. c" r/ ]1 {

None_feiyu

超級狗 发表于 2015-9-23 09:09
) Y; ?( P/ q& l! e$ K9 R$ Z9 \踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

9 w( ?2 Z/ ]9 f& G谢谢版主大大。
5 h6 b4 c1 f+ x1 C0 L8 `. t2 C另：
% P2 D& F+ ]* ?) r, w7 A
     1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？
, h4 L/ W- e( C0 \
+ @& @0 |6 m# _* E& [2 _0 y     谢谢！

天天在线

学习

中臣

資料全英文啊，看著頭疼，

菩提老树

对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

carol8688

學習

kevin890505

1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。
/ i' Z+ }6 T6 O& w- ^' }" B2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。
3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

None_feiyu

kevin890505 发表于 2015-9-23 13:19
1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在 ...

谢谢 Kevin。
另：
  w+ u  |3 B) w# L) z      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图）

          很少看到有Read&Write Levelization Supported。
   
      2、假定不支持读写评审的DDR3，那么是否就不能够采用fly_by拓扑，而是T型拓扑？


      3、你说的洗白，我理解为板子白打了 对吗？

kljy911

DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

honejing

None_feiyu 发表于 2015-9-23 14:33
谢谢 Kevin。
另：
; i4 n0 |# E* z4 g, D1 J9 N( c+ G      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

+ x- N2 L3 d: w- r1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？
# j3 k/ n' ~: b  x' J( @0 ^
9 O; @7 R9 X. _: |1 R9 k
& _8 G5 M: S6 i3 x8 k& s2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。

9 r" Z. O$ c- _5 l
$ [# s  ~: c) @5 ^8 O( k
; d% r3 ~5 p2 A% p' a

kevin890505

None_feiyu 发表于 2015-9-23 14:33
谢谢 Kevin。
" o. h* o! Z( ?. T, Z* Q  @另：
/ z, W3 j2 i0 Q( m% m6 V2 B( ?  g      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
9 m- c* P7 O4 h6 q4 y; J0 D; F% R" Q1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
# I% n- o# u1 Z$ M8 c- d0 c3，口语了，是的，真打板就浪费表情了。

None_feiyu

kevin890505 发表于 2015-9-23 22:30
2 R8 G% [8 u& ^$ B! e/ N" B个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...

+ x9 \% |& V  I, G- c& P谢谢Kevin。
还得继续努力学习。

None_feiyu

honejing 发表于 2015-9-23 22:09
1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

Honejing：
3 g# @' c6 ?0 i! L7 ^8 a针对第1点参考楼下Kevin回复，谢谢。
$ ^# O2 v) H- A9 P$ u* W! j他的回答比较详细了。

飞到天上撒尿

先学习一下