DDR3等长问题

jielei

比如主控芯片厂家给的layout guide里面写着，“地址组——相对于CK信号等长，误差范围为≤500mil”
/ A/ o+ @# a* d- `. u0 I, R5 T有两个问题：1 误差范围只的是正负500，还是正250负250。
' D0 M, C3 b$ o* T2 地址线相对于CK做等长，每一根相对CK都分别在500mil内，但是地址控制线组里面最长根最短的误差大于500mil可以吗？
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天天在线

9 w( \; X8 c8 Z' Y. Y% {9 y比如主控芯片厂家给的layout guide里面写着，“地址组——相对于CK信号等长，误差范围为≤500mil”
有两个问题：1 误差范围只的是正负500，还是正250负250。
% q0 G) D5 g) J, s7 E* S& e% Q2 地址线相对于CK做等长，每一根相对CK都分别在500mil内，但是地址控制线组里面最长根最短的误差大于500mil可以吗？
6 n: u0 N1 x: a5 p( o" O按芯片的要求是将时钟线做为参照线，每组地址线与CK长或是短不超过500即可，那就是+/-500，这也直接解释了你的第二个问题是可以的。但在实际设计中，我一般做的都是控制在200mil以内，并且总终保证的是CK比所有的地址线都长，即:地址线<ck<地址线+200mil。这个只是个人的设计方法，仅供参考

菩提老树

1 与clk信号+/-500mil；2  可以

kevin890505

( v6 F; Y* ~6 V2 ~& @
( ?3 M* f5 P) k: g% |! [( x9 k% G7 \) e1，我觉得是正负500，这个也没意义，一般建议你做500 实际我起码都做100/200 ；2，我约束的时候是用0：500这个格式，所以如果所有的都和CK相差500以内，不可能出现互相差距大于500的情况，除非你是-500：+500范围。
; f# k) |# f9 Y0 S* ~

streetflower

1. +/-500mil
6 w* K: s, q# O7 c4 {9 p2.可以

cvntao

layout guide 里边写的一般都是理论值，实际中都会把规则设计得严格一些

Allene

有条件设计更严格点会更好