请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

matice

看到一些设计中的sdram的时钟线比数据和地址线宽，数据地址线控制在50欧姆，
9 Q; E+ ^5 g  L8 ^! O那么时钟线的阻抗就会小于50欧姆，这样对时钟线的信号质量的影响到底是好还是坏呢？
- J. o: M# ?1 H$ ]
* u6 l" o2 y/ D2 C, K! f谢谢。

forevercgh

阻抗匹配是对于单个网络来说的。
3 M7 m8 ?& Y8 w可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

matice

原帖由 forevercgh 于 2008-9-24 08:37 发表
/ E  X) K! r1 r: W. E阻抗匹配是对于单个网络来说的。
1 n: n- H$ G2 g/ M& h$ f; ]可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

! \5 ]- {8 b8 z$ ]3 Y, x1 x% W7 k如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

: H# M6 P& Z! o6 _. k
9 c0 Z) Q# `7 i1 t  s我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
. C1 f8 {- i, f/ z+ h时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
# d2 _' `. W# B2 c# Z: r
% [! G( s  t4 {) m: T这个意思很难理解吗？

forevercgh

时钟buffer和数据线buffer是不同的。

sarryfu

原帖由 matice 于 2008-9-24 11:00 发表


  ?( {. k7 k" S: g我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
) [* B5 N$ [" l$ }$ A时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。

这个意思很难理解吗？

6 b, a7 [# ]- r& c阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。

你说的这种情况没有关系，是对的，你就这样做吧。

liqiangln

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢？