关于DDR3地址线等长设置问题求教

liuxiang5119 · 发表于 2015-9-11 10:11

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本帖最后由 liuxiang5119 于 2015-9-11 10:23 编辑

最近在学allegro，参考飞思卡尔官方电路板，对地址线等长有以下问题希望大伙给个结论：
问题描述如下：
1、地址线是走的T型走线，如下图所示，截图截了一半，主分支出来两个T分支，最后四个小分支到DDR，暂且这样叫这几段线吧。

2、然后按照我自己想法设置等长约束，应该是四个小分支内部等长，两个T分支组内等长，然后U1到各DDR片子组内等长，也就是需要设置三类分组等长，但是官方板子的CM里边我只看到两组，截图如下：

49那个是T分支等长，长度在305mil，但是没找到后边那个等长约束，但是实际板子走线是有做等长的，在这里不是很理解这个约束是怎么实现的。

附件是官方板子的PCB

LAY-27392_C.rar (4.47 MB, 下载次数: 192)

liuxiang5119 · 发表于 2015-9-11 10:16

49那个分组应该是50，他里边少了一根线

流光、溯雪 · 发表于 2015-9-11 14:51

ddr3为什么走T型结构？不是菊花链嘛？

liuxiang5119 · 发表于 2015-9-11 17:03

流光、溯雪发表于 2015-9-11 14:51
0 Z/ v" l v6 y' X0 l& yddr3为什么走T型结构？不是菊花链嘛？

没人规定ddr3必须走菊花链另外这个板子是官方出的板子

q270350800 · 发表于 2015-9-11 22:36

一般消费电子都是官方推出来肯定是经过验正OK的走什么型式的拓扑随芯片而异

流光、溯雪 · 发表于 2015-9-11 23:33

liuxiang5119 发表于 2015-9-11 17:03- B$ e" I( B+ X- W. R3 u' K
没人规定ddr3必须走菊花链另外这个板子是官方出的板子

好吧，还以为是必须走链式结构呢。

esyintao · 发表于 2015-9-12 14:36

不知道为什么这样设置，估计是不是软件版本，导致约束信息变化，T形等长设置没问题，但没有跟u1约束信息和clk0的约束，但好像又是做了等长的，但误差比较大

liuxiang5119 · 发表于 2015-9-14 14:59

esyintao 发表于 2015-9-12 14:360 W* }+ b; K# v! X$ \* d! W9 {9 h
不知道为什么这样设置，估计是不是软件版本，导致约束信息变化，T形等长设置没问题，但没有跟u1约束信息和c ...

所以现在很纠结，按理说官方板子应该是验证OK的，但是约束规则里边确认没有
官方原版是16.3的版本，我是用16.6打开的，感觉版本引起错误可能性不是太大

johnson7911 · 发表于 2016-1-19 17:49

学习了

我要好好学习 · 发表于 2016-3-14 21:01

学习学习

江南电子 · 发表于 2017-4-24 11:29

跟我想的一模一样，也是碰到这个问题。还有一个我觉得4个分支不应该也是要组内等长吗，实际上他也等长了，只是没看到约束规则，楼主解决了吗？

star929 · 发表于 2017-5-27 17:10

看看

6688hyc · 发表于 2019-3-11 14:08

他这个等长好严格啊

dzkcool · 发表于 2019-3-12 09:14

不是什么规则都要设进去，否则人都看晕了，这种分支等长可以通过布线时打孔的位置来确定，把过孔打在中间位置，分支长度自然就相差无几了。

摇啊摇 · 发表于 2021-2-15 19:12

显卡看看

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