DDR T型走线阻抗管控

964008794 · 发表于 2015-8-17 11:09

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

如图所示，某DDR主控芯片要求走T型结构，只是对M和T段有阻抗管控要求。分支B1和B2段没有阻抗管控要求，为什么，难道这两段的阻抗变化对信号质量无影响？

964008794 · 发表于 2015-8-17 11:11

我仿真验证了一下，仅改变分支后面的传输线阻抗，对信号质量确实影响不大。我甚至改变了M端的阻抗，发现对波形有一定的影响，但仅仅影响波形的形状而已。波形都是通过AC门限的，裕量较高。我也不能根据波形来判断信号质量孰优孰劣，由此我产生了个疑问，阻抗管控的目的究竟是什么？为什么我的阻抗与目标阻抗相差很大的时候，依然能够得到较为理想的波形？如果是这样，我们为什么又要花费那么大的力气来管控阻抗。直接怎么Lay线方便怎么弄好了。

cousins · 发表于 2015-8-17 11:26

这说明你的走线长度不足以体现反射对信号质量的影响。
你可以试试用长一点的走线阻抗未控制情况下看看在T结点位置会有多大影响。

菩提老树 · 发表于 2015-8-17 12:27

我先说明下，对你的DDR的设计，都是需要做阻抗管控的，不管layout有没有要求。对于你说的阻抗管控，我觉得仁者见仁智者见智，不是说阻抗对你没有影响，你就不去管控；也不是说你仿真下就能看到阻抗对你有什么影响，因为你仿真的看的参数也不全，另外，有没有考虑crosstalk也是一回事。还有很多其他的原因。总之，不要小看阻抗

964008794 · 发表于 2015-8-17 13:34

cousins 发表于 2015-8-17 11:26
) o" p- Q; U, Y. { s) w1 a. `这说明你的走线长度不足以体现反射对信号质量的影响。
E3 A# m2 o* \9 o你可以试试用长一点的走线阻抗未控制情况下看看在T ...

谢谢，走线长度增加，阻抗不匹配的话，信号质量会差很多

qingdalj · 发表于 2015-8-19 17:16

千万不要盲目相信各种材料，要有甄别的看；不是说不控制阻抗，信号就一定会出问题

天马艾维 · 发表于 2015-8-24 12:16

学习学习

帐号		自动登录	找回密码
密码			注册

[仿真讨论] DDR T型走线阻抗管控

EDA365欢迎您登录！

点评

浏览过的版块

推荐内容 /1