EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
通过阅读相关文档和书籍，大概的整理下；希望对初学者有一点帮助，本人也处于初学阶段，同样希望大神给予帮助。本文不属于原创，6 i* S7 k* E4 m& d
但是也是通过阅读很多文档书籍整理得来，许多的字纯手打，内容不够详尽，还请大神补充和指正；多引自EDA365论坛
M6 L5 K: \6 J5 r$ j
1 I& C% t, ]( Z6 O4 h8 V---------------------------------------------------------------------------------------完美分割线6 J) _% Z7 ]9 r' o0 |8 w0 x5 r0 m
1 r. K1 w4 a _% W2 X3 V信号完整性是指信号在信号线上的质量，即信号在电路中以正确的 时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持 续时间和电压幅度到达接收器，就表明该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。信号完整性包括：反射分析、串扰分析、时序分析、综合分析、SSN。 当信号边沿时间（上升时间）小于4-6倍的走线传输时延时，信号当做高速信号处理（分布参数模型） 包地线有助于减少被包地线受邻近信号线的串扰影响。而且包地线应该每间隔L的距离打过孔到地平面，这个间距L应该少于邻近攻击信号线上的信号的上升沿的空间延伸的1/6（例如，上升沿为6ns，那么对于FR-4的PCB板走线其空间延伸为6inch/ns*6ns=36inch,1/6就是6inch，就是说必须在6inch间距内打一对地过孔才有利于发挥包地线作用。 网格铜和实心铜的差别 首先，仿真10G以下结果是: 差分走线的S参数基本吻合。简言之，没有差别。) V* s; ^! ]4 U S: _. t5 v# B5 J) h- R
那为什么要用网格铜呢，楼上的诸位版主已经说的很清楚了，我再详细解释下。 r/ A8 R& [, j8 H,, U. t
- {. o1 N$ w* V7 v1.使用网格铜，能使整个PCB的残铜率降低，是板材与板材的结合性能更好。% ?2 r# k$ ?5 G' B z# `: N$ R7 g
; M6 x: ^+ a0 }8 V/ D* Q+ B2.铜和介质的导热系数不一样，使用实心铜，铜散热快，会造成板子因为应力而翘曲。特别是面积比较大的实心铜箔。 X, W( z Q8 Y2 a, 3.使用方面，柔性板用网格铜的比较多吗，大板用实心铜+密集的地空效果会更好 电容不仅仅是电容：在频率很高时，电容不能再被当作一个理想的电容看，而应该充分考虑到它的寄生参数效应，通常电容的寄生参数为ESR,ESL。串联的RLC电路在f处谐振。其曲线如下图。图中f为串联谐振频率（S RF），在f之前为容性，而在f之后，则为感性，相当一个电感，所以在选择滤波电容时，必须使电容器工作在谐振频率之前 这里的第一个和最后一个就是指最小飞行时间和最大飞行时间。) w) Tco9 L+ z9 a5 L0 A
指时钟触发开始到有效数据输出的器件内部所有延时的总和。Tco 包含缓冲延时buffer delay和逻辑延时logic delay: U: ]; v- r- W1 lpropagation delay/ T% p: _- h/ a) |$ |" A! }1 l2 j ^
信号在传输线上的传输的延时我们称为传播延迟（propagation delay），它只和信号的传播速度和线长有关- L+ {$ O7 Q$ buffer delay 缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间 flight time 飞行时间包含了传播延迟和信号上升沿变化这两部分因素包括最大飞行时间（Max Flight Time）和最小飞行时间（Min Flight Time）。 logic delay6 t& }( q7 e N3 j9 B3 v4 ^7 H: P4 R9 y+ X$ S
从输入端的时钟触发到输出缓冲器被触发的时间间隔 做以这些定义是为了实现timing adjustment，而这里的调整都是基于AC test condition。
# s8 s( b8 N n3 Pdatasheet中的所提供的时序参数是基于这个AC test condition，测量点为（Vref）Vmeas。但我们在实际使用的过程中需要根据不同的系统平台进行timing compensation和pin -to -pin delay的确定。6 u& m$ y+ c# j- y/ H* J- a+ t
: Y# y% r3 _/ H4 w1 P# c实际系统中由于反射，串扰等因素的存在，你的信号边沿可能就是非线性的，如果非线性的区域时发生在（Vref）Vmeas，5 s" L- O1 ~: y$ i' w5 S
file:///C:\DOCUME~1\CHENZH~1\LOCALS~1\Temp\ksohtml\wps_clip_image-24458.png 3 p& M% N$ @0 `* d/ h6 t. w4 M
7 z! I* J$ @& D: H! n" D# I/ B8 D手册中的数据是基于这个Vref测量得到的（线性情况下），但实际系统如果遇到这里的非线性边沿，那么这时Vref你又是如何确定呢？通常我们的做法就是将Vil和Vih作为Vref，这也就牵涉到了最大和最小飞行时间的问题。9 Q0 `# d0 Y9 Q9 C9 Y) z$ f* U) ?
其实好多东西是需要深入研究的 电容电感滤波作用归纳（RF） a. 电感阻抗& m E# |: f+ b7 R2 W- B5 oZ=jwL=j*2PI*f*L=R+jX 当GSM900 (0.9GHz) : 50 OHM=j* 2*3.14*0.9GHz *L 则L=8.8 NH 同理当GSM1800（1.8GHz） L=4.4HN b. 电容阻抗 Z=1/jwC=1/j*2PI*f*C=R+jX 当GSM900（0.9GHz）: 50 OHM=1/j*2*3.14*0.9GHz*C 则C=3.6 PF 同理当GSM1800（1.8GHz） C=1.8 PF 应用分析 c. 电容 当f=900MHz时，对3.6PF的电容，有阻抗为50 OHM 对22PF的电容，有阻抗大约为8 OHM，故22PF是针对 射频频率900M。 当f=30MHz时， 对100PF的电容，有阻抗大约为50 OHM 对1NF的电容，有阻抗大约为 5 OHM， 故1NF是针对晶振频率26M。 当f=3MHz时， 对10NF的电容，有阻抗大约为5 OHM,故10NF是针对3MHz的频率sim 卡时钟频率。 当f=30KHz时， 对100NF的电容，有阻抗大约为50 OHM 当f=300KHz时，对100NF的电容，有阻抗大约为5 OHM， 故100NF是针对300KHz左右的小频率。 当f=30Hz时， 对100UF的电容，有阻抗大约为50 OHM 当f=300Hz时， 对10UF的电容，有阻抗大约为50 OHM 当f=3KHz时， 对10UF的电容，有阻抗大约为5OHM,故10UF是针对3KHz很低很低的频率。 d. 电感 当f=900MHz时，对8.8NH的电感，有阻抗为50 OHM 对47NH的电感，有阻抗大约为250 OHM，故47NH是针对射频频率900M。 对100NH的电感，有阻抗大约为500 OHM， 故100NH也是针对射频率。 当f=30MHz时，对250NH的电感，有阻抗大约为50 OHM， 对1UH的电感，有阻抗大约为 200 OHM, 故1UH是针对晶振频率。 当f=9GHz时， 对1 NH 的电感，有阻抗大约为50 OHM, 故1NH是针对谐波高频率。 e. 串并联对信号影响 电容串联，通该频率信号，滤除隔断低频信号 电容并联至地，滤除该频率信号，通低频信号 电感串联，滤除隔断该频率信号，通低频信号 电感并联至地，通该频率信号，滤除低频信号 电容电感滤波作用归纳（RF） a. 电感阻抗Z=jwL=j*2PI*f*L=R+jX 当GSM900 (0.9GHz) : 50 OHM=j* 2*3.14*0.9GHz *L 则L=8.8 NH 同理当GSM1800（1.8GHz） L=4.4HN b. 电容阻抗 Z=1/jwC=1/j*2PI*f*C=R+jX 当GSM900（0.9GHz）: 50 OHM=1/j*2*3.14*0.9GHz*C 则C=3.6 PF 同理当GSM1800（1.8GHz） C=1.8 PF 应用分析 c. 电容 当f=900MHz时，对3.6PF的电容，有阻抗为50 OHM 对22PF的电容，有阻抗大约为8 OHM，故22PF是针对射频频率900M。 当f=30MHz时， 对100PF的电容，有阻抗大约为50 OHM 对1NF的电容，有阻抗大约为 5 OHM， 故1NF是针对晶振频率26M。 当f=3MHz时， 对10NF的电容，有阻抗大约为5 OHM,故10NF是针对3MHz的频率sim 卡时钟频率。 当f=30KHz时， 对100NF的电容，有阻抗大约为50 OHM 当f=300KHz时，对100NF的电容，有阻抗大约为5 OHM， 故100NF是针对300KHz左右的小频率。 当f=30Hz时， 对100UF的电容，有阻抗大约为50 OHM 当f=300Hz时， 对10UF的电容，有阻抗大约为50 OHM 当f=3KHz时， 对10UF的电容，有阻抗大约为5OHM,故10UF是针对3KHz很低很低的频率。 d. 电感 当f=900MHz时，对8.8NH的电感，有阻抗为50 OHM 对47NH的电感，有阻抗大约为250 OHM，故47NH是针对射频频率900M。 对100NH的电感，有阻抗大约为500 OHM， 故100NH也是针对射频率。 当f=30MHz时，对250NH的电感，有阻抗大约为50 OHM， 对1UH的电感，有阻抗大约为 200 OHM, 故1UH是针对晶振频率。 当f=9GHz时， 对1 NH 的电感，有阻抗大约为50 OHM, 故1NH是针对谐波高频率。 e. 串并联对信号影响 电容串联，通该频率信号，滤除隔断低频信号 电容并联至地，滤除该频率信号，通低频信号 电感串联，滤除隔断该频率信号，通低频信号 电感并联至地，通该频率信号，滤除低频信号 一、串扰的抑制措施 （1）在布线资源允许的条件下，应尽可能的拉开线间距（差分线除外）并减小两根或多根信号的平行长度，不要时可采用固定最大平行长度推挤的布线方式（也称Jog式走线），即对于平行长度很长的两根信号线，在布线时可以间断式的将间距拉开，这样既可以节省紧张的布线资源，又可以有效的抑制串扰 （2）设计层叠时，在满足阻抗要求的条件下，应该尽量使信号层靠近参考面，使得传输线可以紧密的与参考面进行耦合，从而减少相邻信号线间的串扰。 （3）在布线空间允许的条件下，在串扰比较严重的两条信号线之间插入一条地线，可以减少两条信号线间的耦合，从而减小串扰。 二、电磁环境的基本要素 （1）一定存在电磁干扰源 （2）一定存在电磁干扰受体，当电磁干扰强度超出容许的界限时，被干扰设备性能会发生混乱 （3）必须在干扰源和受体之间存在耦合通道来传输有害的电磁能 只要能消除其中任何一个因素，即可解决电磁干扰，消除射频干扰源是最廉价有效的方法 当信号的边沿时间小于4-6倍的走线传输时延，信号当做高速处理。 什么是信号完整性 1）确保正确的接收所传输的所有信号 2）确保信号之间不会互相干扰而损失接收信号质量 3）确保信号不会损害任何电气元件 4）确保信号不会污染电磁频谱 信号质量定义 1）上冲、下冲、回冲、振铃 2）单调性、非单调性、抖动 上升和下降时间：上升、下降沿电压在20%-80%之间的时间。 有损传输线和无损传输线的差别（有损只电流损失，考虑电阻、电导；无损值考虑电容、电感） 驱动端反射系数：a1/b1=R0-Z0/R0+Z0 接收端反射系数：a2/b2=RL-Z0/RL+Z0 多次反射，达到稳态。反射大小取决于阻抗匹配。 1）负载开路（与入射波相位、幅度相同的全反射，反射系数：1） 2）负载阻抗等于 传输线阻抗（无反射、反射系数：0） 3）负载短路（与入射波相位相反幅度相同的全反射，反射系数：-1） 4）驱动电阻等于传输线阻抗（无反射、反射系数：0） 5）驱动电阻小于传输线阻抗（过驱动、二次反射波与入射波相位相反） 6）驱动电阻等于传输线阻抗（缓驱动、二次反射波与入射反射波相位相同） 7）信号传输路径的阻抗变化造成的阻抗不匹配 8）信号传输遇到高阻抗不匹配造成正反射 9）信号传输遇到低阻抗不匹配造成负反射 阻抗不匹配的原因 1）高驱动/低负载（输出电阻小，负载电阻大） 2）没有控制阻抗的PCB层叠 3）互联结构变化 4）走线变化（线宽、介质厚度、过孔换层） 串扰发生在信号变化沿，由信号传播产生，沿走线传播。 减小串扰的措施：降低边沿变化时间、增加走线距离、减小平行走线长度、端接、地屏蔽线。 常用的端接方式：串联端接、并联端接（分上拉和下拉两种）、戴维南端接、RC（交流AC）网络端接、二极管端接 拓扑结构类型：点对点、菊花链、星型、树形、远端簇形、总线形 传输时延的单位是ps/inch(皮秒/英寸)，传输速度的单位是inch/ps（英寸/皮秒），他们是倒数的关系；传输时延与导线周围媒体的绝缘参数的平方根成正比。同轴电缆厂通常使用泡沫塑料或者有皱纹的材料来作为绝缘材料，以减小电缆的有效绝缘常数，从而减小传播时延和传输损耗。PCB板的传播时延与绝缘材料的绝缘常数和PCB线路的形状有关。常用电路板板材FR-4的绝缘常数在低频段时是4.7±20%，在高频下回恶化到4.5，计算传输时延的时候使用高频数值的4.5 file:///C:\DOCUME~1\CHENZH~1\LOCALS~1\Temp\ksohtml\wps_clip_image-7606.png 线路的几何形状决定了电场是停留在板上还是传播到空气中，如果停留在板上，材料的绝缘常数增大使得传输速度降低，封闭的地层之间的PCB走线周围的电场是全部都在板上的，因而使得FR-4的绝缘系数典型值为4.5。而最外层PCB走线由于与空气接触使得绝缘系数在1和4.5之间。所以PCB外层布线比内层布线传输速度快。 特殊陶瓷材料氧化铝用于高密度多层板（可到50层），他的一个优点就是温度膨胀系数小而且机械加工性能好，可以做到很薄，可是太贵。 微波工程师也喜欢氧化铝材料是因为他可以减小谐振腔的机械结构 100条使信号完整性问题最小化的通用设计原则 策略-保持信号在整个路径中感受到的瞬态阻抗不变 A.1一个网络中信号质量问题的最小化 1.使用可控阻抗布线 2.理想情况下，所有信号应使用低电压平面作为参考平面 3.如果使用不同的电压平面作为信号的参考平面，则这些平面之间必须使紧耦合的。为此，用最薄的介质材料将不同的电压平面隔开，并使用多个电感量小的去耦电容。 4.使用2D场求解器计算给定特性阻抗的层叠设计规则时，其中包括组焊层和布线厚度的影响 5.在点到点的拓扑结构中，无论单向的还是双向的，都要使用串联端接策略 6.在多点总线中要端接总线上的所有节点 7.保持桩线的时延小于最快信号的上升时间的20% 8.终端电阻应尽可能接近封装焊盘 9.如果10pF电容的影响不要紧们就不用担心拐点的影响 10.每个信号都必须有返回路径，他位于信号路径的下方，其宽度至少信号线的3倍 11.即使信号路径布线绕道进行，也不要跨越返回路径的突变处 12.避免在信号路径中使用电气性能变化的布线 13.保持非均匀区域尽量小 14.在上升时间小于1ns的系统中，不要使用轴向引脚电阻，应使用SMT电阻并使其回路电感最小 15.当上升时间小于150ps时，尽可能减小终端SMT电阻的回路电感，或者采用集成电阻以及 嵌入式电阻 16.过孔通常呈容性，减小捕获焊盘和增加反焊盘出砂孔的直径可以减小过孔的影响 17.可以考虑给低成本线接头的焊盘添加一小电容来补偿他的高电感 18.在布线时，使所有差分对的差分阻抗为一常量 19.在差分对中尽量避免不对称性，所有布线都应该如此 20.如果差分对中的线间距发生改变，也应该调整线宽来保持差分阻抗不变 21.如果在差分对的一根线上添加一根时延线，则应该添加到布线的起始端附近，并且要将这一区域内的线条间进行去耦 22.只要能保证差分阻抗不变，我们可以改变差分对的耦合状态 23.一般来说，在实际中应尽量差分对紧耦合。 24.在决定到底采用边缘耦合差分还是侧向耦合差分时，应考虑布线的密度，电路板的厚度等制约条件，以及销售厂家对层叠厚度的控制能力，如果做得好，他们是等效的 25.对于所有的板级差分对，平面上存在很大的返回电流，所以要尽量避免返回路径中的所有突变，如果有突变，对差分对中的每条线要做相同的处理 26.如果接收器中的共模抑制比很低，就要考虑端接共模信号。端接共模信号并不能消除共模信号，只是减小他的振铃 27.如果损耗很重要，应使用尽可能宽的信号线，不要使用小于5mil的布线 28.如果损耗很重要，应使布线尽量短 29.如果损耗很重要，尽量做到使容性突变最小化 30.如果损耗很重要，设计信号过孔使其具有50Ω的阻抗，这样就意味着可以尽可能减小桶壁尺寸，减小捕获焊盘尺寸，增加反焊盘出砂孔尺寸 31.如果损耗很重要，尽可能使用低损耗因子的层叠 32.如果损耗很重要，考虑采用预加重和均衡化措施 A.2串扰最小化 策略-减少信号路径和返回路径的互容互感 33.对于微带线和带状线来说，保持相邻信号路径的间距至少为线宽的2倍 34.使返回路径中的信号可能经过的突变最小化 35.如果在返回路径中必须跨越间隙，则只能使用差分对，决不能使用离得很近的单端信号布线跨越间隙 36.对于表面线条来说，是耦合长度竟可能的短，并使用厚的组焊层来减小远端串扰 37.如果远端串扰很严重的话，在表面线条的上面添加一层厚的层叠，使其成为嵌入式微带线 38.对于远端串扰很严重的耦合长度很长的传输线，采用带状线布线 39.如果不能使用耦合长度短于饱和长度，则不用考虑减小耦合长度，因为减下耦合长度对于近端串扰没有任何改善 40.尽可能使用介电常数最低的层叠介质材料，这样做可以在给定特性阻抗的情况下，使得信号路径与返回路径间的介质厚度保持最小 41.在紧耦合微带线总线中，使线间距至少在线宽的2倍以上，或者把对时序敏感的信号线布成带状线，这样可以减小确定性抖动 42.如果要求隔离度超过-60dB,应使用带有防护布线的带状线 43.通常使用2D场求解器来估计是否需要使用防护布线 44.如果使用防护布线，尽量使其达到满足要求的宽度，并用过孔使防护线与返回路径短接，如果方便的话，可以沿着防护线增加一些短接过孔，这些过孔并不像两端的过孔那样重要，但有一定的改善作用 45.使封装或者接插件的返回路径尽可能的宽，尽量短可以减小地弹 46.使用片级封装而不使用更大的封装 47.使电源平面和返回平面尽量接近，可以减小电源返回路径的地弹噪声 48.使电源平面和返回平面尽量接近，并同时与系统阻抗相匹配，可以减小信号路径中的地弹 49.避免在接插件和封装中使用共用返回路径 50.当在封装或接线头中分配引线时，应把最短的引线作为地路径，并使电源引线和地引线均匀分布在信号线的周围，或者使其尽量接近载有大量开关电流的信号线 51.所有的空引线或引脚都应接地 52.如果每个电阻都没有独立的返回路径，应避免使用单列直插电阻排 53.检查镀层以确认阻焊盘在过孔面上不存在交叠，在电源地平面对应的出砂孔之间都留有足够的空间 54.如果信号改变参考平面，则参考平面应尽量靠近信号平面，如果使用去耦电容来减小返回路径的阻抗，他的电容值并不是重要的，应选取和设计具有最低回路电感的电容才是关键 55.如果有大量信号线切换参考平面，就要使这些信号线的过孔彼此之间尽量远离，而不是使其集中在同一个地方 56.如果有信号切换参考平面，并且这些平面间具有相同的电压，则尽量将信号线过孔与返回路径过孔放置在一起 A.3减小轨道塌陷 策略-减小电源分配网路的阻抗 57.减小电源和地路径间的回路电感 58.使电源平面和地平面相邻并尽量靠近 59.在平面间使用介电常数尽量高的介质材料使平面间的阻抗最低 60.尽量使用多个成对的电源平面和地平面 61.使同向电流相隔尽量远，而反向电流相隔尽量近 62.在实际中，使电源过孔与地平面过孔尽量靠近，要使他们之间的间隔至少与过孔的长度相当 63.应将电源平面与地平面尽可能的靠近去耦电容所在的表面处 64.对相同的电源或地焊盘使用多个过孔，但要使过孔间距尽量远 65.在电源平面或地平面上布线时。应使过孔的直径尽量大 66.在电源焊盘和地焊盘上使用双键合线可以减小键合线的回路电感 67.从芯片内引出尽可能多的电源和地引脚 68.在芯片封装时引出尽可能多的电源和地引脚 69.使用尽可能短的片内互联方法，例如倒装晶片而不是键合线 70.封装的引线应尽量短，例如应使用片级封装而不是QFP封装 71.使用去耦电容焊盘间的布线和过孔尽可能的短和宽 72.在低频时使用一定量的去耦电容代替稳压器件 73.在低频时使用一定量的去耦电容来抵消等效电感 74.使用尽可能小的去耦电容，并尽量减小电容焊盘上与电源和地平面相连的互连线的长度 75.在片子上使用尽量多的去耦电容 76.在封装中应使用尽可能多的低电感的去耦电容 77.在I/O接口设计中使用差分对 A.4减小电磁干扰（EMI） 策略-减小驱动共模电流的电压，增大共模电流路径的阻抗，屏蔽、滤波是解决问题的快速方案 78.减小地弹 79.使所有布线与板子边缘的距离至少为线宽的5倍 80.采用带状线布线 81.应将高速或大电流器件放在离I/O接口尽量远的地方 82.在芯片附近放置去耦电容来减下平面中高频电流分量的扩频效应 83.使电源平面和地平面相邻并且尽可能的靠近 84.尽可能多的使用电源和地平面对 85.是使用多个电源平面和地平面时，在电源平面中修凹壁并在地平面的边沿处打短接过孔 86.尽量将地平面作为表面层 87.了解所有封装的谐振频率，当它与时钟频率的谐波发生重叠时就要改变封装的几何结构 88.在封装中避免信号在不同电压平面间切换，因为这样会产生封装谐振 89.如果封装中可能出现谐振，就在他的外部加上铁氧化体滤波薄片 90.在差分对中，减少布线的不对称性 91.在所有的差分对接头处使用规模信号扼流滤波器 92.在所有的外部电缆周围使用共模信号扼流滤波器 93.选出所有的I/O线，在时序预算要求内使用上升时间最快的信号 94.使用扩频时钟发生器在较宽的频率范围内产生谐波，并再FFC测试的带宽内减少辐射能量 95.当连接屏蔽电缆时，保持屏蔽层与外壳良好接触 96.减小屏蔽电缆接头到外壳的电感，在电缆和外壳屏蔽层之间使用同轴接头 97.设备支架不能破坏外壳的完整性 98.只有在互联时才能破坏外壳的完整性 99.使开孔的直径小于可能泄露的最低频率辐射的波长，使用数量多而直径小的开孔比数量少的而直径大的开孔要好 100.导致产品交货推迟就是最昂贵的规则 1.信号的上升时间约是时钟周期的10%，即1/10×1/Fclk，例如：100MHz时钟的上升时间大约是1ns 2.理想方波的n次谐波的振幅约是时钟电压幅度的2/nπ 倍；例如，1V时钟信号的第一次谐波幅度约为0.6V，第三次谐波的幅度约是0.2V 3.信号的带宽和上升时间的关系是：BW=0.35/RT；例如，如果上升时间是1ns，则带宽是350MHz，如果是互联线的带宽是3GHz，则他可传输的最短的上升时间约是0.1ns 4.如果不知道上升时间，可以认为信号带宽约是时钟频率的5倍，例如，时钟频率是1GHz，则信号的带宽约是5GHz 5.LC电路的谐振频率是5GHz/sqrt（LC），L的单位是nH，C的单位是pF;例如，封装引线和它的返回路径间的回路自感是7nH,它的电容约为1pF，其谐振频率约是2GHz 6.在400MHz内，轴向引脚电阻可以看做理想电阻，在2GHz内，SMT0603电阻可以看做理想电阻 7.轴向引脚电阻的ESL（引线电感）约是8nH,SMT的电阻ESL约是1.5nH 8.直径为1mil的金键合线的单位长度电阻约是1Ω/inch；例如，50mil长的键合线的电阻约是50mΩ 9.24AWG线的线径约是20mil，电阻率约是25mΩ/ft 10.过孔的直径越大，它的扩散电感就越低，一个直径为25mil过孔的扩散电感约为50pH 11.如果有一个出砂孔区域，当空闲面积占到50%时，将会使平面对间的回路电感增加25% 12.铜的趋肤深度与频率的平方成根成反比，1GHz时，其为2μm，所以，10MHz时，铜的趋肤深度是20μm 13.在50Ω的1盎司铜传输线中，当频率高于50MHz时，单位长度回路电感为一常数，这说明在频率高于50MHz时，特性阻抗是一常数 14.铜中电阻的速度极慢，也就是1cm/s 15.信号在空气中的速度约是12inch/ns，大多数聚合材料中的信号速度约是6inch/ns 16.大多数碾压材料中，线延迟L/V约是170ps/inch 17.信号的空间延伸等于上升时间×速度，即RT×6inch/ns；例如，如果上升时间0.5ns，当信号在电路板上传播时，其前沿的空间延伸是3inch 18.传输线的特性阻抗与单位长度电容成反比 19.FR4中，所有50Ω传输线的单位长度电容约是3.3pF/inch；例如，BGA引线设计成50Ω，且长为0.5inch，它的电容约是1.7pF 20.FR4中，所有50Ω传输线的单位长度电感约是8.3nH/inch；例如，如果接头的阻抗为50Ω，且长为0.5inch，则信号/返回路径的回路电感是4nH 21.对于FR4中的50Ω微带线，其介质厚度约是线宽的一半；例如，如果线宽是10mil，则介质厚度约是5mil 22.对于FR4中的50Ω带状线，其平面间的间隔是信号线宽的2倍；例如，如果线宽是10mil，则两平面间的间隔是20mil 23.在远小于信号的往返时间内，传输线的阻抗就是特性阻抗；例如，当驱动一段3inch的50Ω传输线，所有上升时间短于1ns的驱动源在沿线传输并发生上升跳变时间感受到的就是50Ω恒定负载 24.一段传输线的总电容和时延的关系是C=TD÷Z0；例如，如果传输线的TD是1ns，特性阻抗为50Ω，则信号路径和返回路径间的电容是20pF 25.一段传输线的总电感和时延的关系是L=TD×Z0；例如，如果传输线的TD是1ns，特性阻抗为50Ω，则信号路径和返回路径间的电感是50nH 26.如果50Ω的微带线中返回路径的宽度相等，则其特性阻抗比返回路径无限宽时的特性阻抗高20% 27.如果50Ω的微带线中返回路径的宽度至少是信号线宽的3倍，则其特性阻抗比返回路径无限宽时的特性阻抗偏差小于1% 28.布线的宽度可以影响特性阻抗，厚度增加1mil，阻抗就减少2Ω；例如，0.5盎司铜线与1盎司的铜线相比，厚度增加了0.7mil，布线阻抗减小了约1Ω 29.微带线顶部的组焊层厚度会使特性阻抗减小，厚度增加1mil，阻抗减小2Ω；例如，0.5mil组焊层会使特性阻抗约减小1Ω 30.为了得到精确的集总电路近似，在每个上升时间的空间延伸里至少要有3.5个LC节；例如，如果上升时间是1ns，在FR4中的延伸空间就是6inch，那么为了达到精确的近似，在没6inch内至少需要3.5个LC节，即每隔2inch就有1节 31.单节LC模型的带宽是0.1/TD；例如，假设传输线的时延是1ns，如果单节LC电路模拟，则带宽可达到100MHz 32.如果传输线时延比信号上升时间的20%短，就不需要对传输线进行端接 33.在50Ω系统中，5Ω的阻抗变化引起的反射系数是5% 34.保持所有的突变（inch）尽量短于上升时间（ns）的量值；例如，如果上升时间是0.5ns，应保持所有阻抗突变长度小于0.5inch，如这样来设计过孔区域的颈状长度，就是可以接受的。 35.远端的容性负载会增加信号的上升时间，10-90%约是（100×C）ps，其中C的单位为pF，例如，如果接收器的输入门电容的典型值是2pF，则RC制约的上升时间约是200ps 36.如果突变的电容小于0.004×RT，则可能不会产生问题，例如，如果上升时间是1ns，突变电容至少应0.004nF,即4pF 37.50Ω传输线拐角的电容（pF）是线宽（mil）的2倍，例如，50Ω线条的线宽是10mil，则90度拐角处的电容为20pF。当上升时间为0.02pF/0.004=5ps时，他可能会引起反射问题 38.容性突变会使50%点的时延增加0.5×Z0×C0；例如，如果50Ω传输线的电容是1pF，增加的时延就是25ps 39.如果突变的电感（nH）小于上升时间（ns）的10倍，则不会产生问题；例如，如果上升时间是1ns，最大可以接受的感性突变约是10nH 40.对上升时间少于1ns的信号，回路电感约为10nH的轴向引脚电阻可能会产生较多的反射噪声，这时可换成片式电阻 41.在50Ω系统中，需要用4pF电容来补偿10nH电感 42.1GHz时，1盎司铜线的电阻约是其在DC状态下电阻的15倍 43.1GHz时，8mil宽的线条的电阻产生的衰减与介质材料产生的衰减相当，并且介质材料产生的衰减随着频率的变化得更快 44.对于3mil或更宽的线条而言，低损耗状态全是发生在10MHz频率以上，在低损耗状态时，特性阻抗及信号速度与损耗和频率无关，在常见的板级互联中不存在由损耗引起的色散现象 45.-3dB衰减相当于初始功率减小50%，初始电压幅度减小到70% 46.-20dB衰减相当于初始频率减小到1%，初始电压幅度减小到10% 47.当处于趋肤效应时，信号路径与返回路径的单位长度串联约是（8/W）×sqrt（F）（其中线宽w：mil，频率F：GHz），例如，10mil宽的线条，其串联电阻约是0.8Ω/inch，并且与频率的平方根成正比 48.50Ω的传输线中，由导体产生的单位长度衰减约是30/(WZ0)dB/inch，并且与频率的平方根成正比 49.FR4的耗散因子约是0.02 50.1GHz时，FR4中由介质材料产生的衰减约是0.1dB/inch，并随频率线性增加。 51.对于FR4中的8mil宽，50Ω传输线，在1GHz时，其导体的损耗与介质材料损耗相等 52.受耗散因子的制约，FR4互连线（其常是Len）的带宽约是30GHz/Len；例如，50Ω、10inch长的传输线带宽是3GHz 53.FR4互联线可以传播的最短上升时间是10ps/inch×Len；例如，50Ω的FR4线长10inch时，它可以传播的信号的上升时间至少是100ps 54.如果互联线长度（inch）大于上升时间（ns）的50倍，则FR4介质板中由损耗引起的上升边退化是不可忽略的；例如，如果上升时间是200ps，当线长大于10inch时，必须考虑损耗 55.一对50Ω的微带传输线中，线间距与线宽相等时，信号线间的耦合电容约占5% 56.一对50Ω的微带传输线中，线间距与线宽相等时，信号线间的耦合电感约占15% 57.对于1ns的上升时间，FR4中近端噪声的饱和长度是6inch，它与上升时间成比例；例如，如果上升时间是0.5ns，饱和长度是3inch 58.一根线的负载电容是一常数，与附近其他线条的接近程度无关 59.对于50Ω微带线，线间距与线宽相等时，近端串扰约为5% 60.对于50Ω微带线，线间距与线宽2倍时，近端串扰约为2% 61.对于50Ω微带线，线间距与线宽3倍时，近端串扰约为1% 62.对于50Ω带状线，线间距与线宽相等时，近端串扰约为6% 63.对于50Ω带状线，线间距与线宽2倍时，近端串扰约为2% 64.对于50Ω带状线，线间距与线宽3倍时，近端串扰约为0.5% 65.一对50Ω微带线传输线中，线间距与线宽相等时，远端噪声是4%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是8% 66.一对50Ω微带线传输线中，线间距与线宽2倍时，远端噪声是2%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是4% 67.一对50Ω微带线传输线中，线间距与线宽3倍时，远端噪声是1.5%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是3% 68.带状线或者完全嵌入式微带线上没有远端噪声 69.在50Ω总线中，线间距与线宽相等时，受害线上75%的串扰来源于受害线两边临近的那两根线 70.在50Ω总线中，不管是带状线还是微带线，要使最坏的情况下的近端噪声源低于5%,就必须保持线间距大于线宽的2倍 71.在50Ω总线中，线间距与线宽相等时，受害线上95%的串扰来源于受害线两边距离最近的每边各两根线条 72.在50Ω总线中，线间距与线宽相等时，受害线上100%的串扰来源于受害线两边临近的那两根线条，这时可以忽略与总线中其他所有线条的耦合 73.对于表面布线，加大相邻信号线间的距离使之足以添加一个防护布线，串扰常常就会减小到一个可以接受的水平，而且这时没必要增加防护布线，添加终端短接的防护布线可以将串扰减小约50% 74.对于带状线，使用防护布线可以使串扰减小到不用防护布线时的10% 75.为了保持开关噪声在可接受的水平，必须使互感小于2.5nH×上升时间（ns）；例如，如果上升时间是0.5ns，由于两对信号/返回路径对间的耦合产生开关噪声串扰，为使此值保持在一个可接受的水平，互感应小于1.3nH 76.对于受开关噪声限制的接插件或者封装来说，最大可用的时钟频率是250MHz/（N×Lm），其中，Lm是信号/返回路径对之间的互感（nH）,N是同时开关线的数量；例如，如果4个引脚共用一个返回路径，没对引脚之间的互感约是1nH,则接插件的最大可用时钟频率是250MHz/4≈60MHz 77.在LVDS信号中，共模信号分量是比差分信号分量大2倍以上 78.如果之间没有耦合，差分对的差分阻抗是其中任意一个单端线阻抗的2倍 79.一对50Ω微带线，只要其中一根线的电压维持在高或者低不变，则另一根线的单端特性阻抗就与临近线的距离完全无关 80.在紧耦合差分微带线中，与线宽等于线距时的耦合相比，线条离得很远而没有耦合时，差分特性阻抗仅会降低10%左右 81. 在宽耦合差分微带线中，线间距至少要比线宽大，这么做的目的是为了获得可高达100Ω的差分阻抗 82.FCC的B级要求是，在100MHz时，3M远处的远场强度要小于150μV/M 83. 邻近的单端攻击线在强耦合差分对上产生的差分信号串扰比弱耦合差分对上少30% 84. 邻近的单端攻击线在强耦合差分对上产生的共模信号串扰比弱耦合差分对上多30% 100条估计信号完整性效应的经验法则 1、 信号上升时间约是时钟周期的10%，即1/10x1/Fclock。例如100MHZ使中的上升时间大约是1NS. 2、 理想方波的N次谐波的振幅约是时钟电压副值的2/（N π）倍。例如，1V时钟信号的第一次谐波幅度约为0.6V，第三次谐波的幅度约是0.2V。 3、 信号的带宽和上升时间的关系为：BW=0.35/RT。例如，如果上升时间是1NS,则带宽是350MHZ。如果互连线的带宽是3GHZ,则它可传输的最短上升时间约为0.1NS。 4、 如果不知道上升时间，可以认为信号带宽约是时钟频率的5倍。 5、 LC电路的谐振频率是5GHZ/sqrt(LC),L的单位为NH,C的单位为PF. 6、 在400MHZ内，轴向引脚电阻可以看作理想电阻；在2GHZ内，SMT0603电阻可看作理想电阻。 7、 轴向引脚电阻的ESL（引脚电阻）约为8NH,SMT电阻的ESL约是1.5NH。 8、 直径为1MIL的近键合线的单位长度电阻约是1欧姆/IN。 9、 24AWG线的直径约是20MIL,电阻率约为25毫欧姆/FT。 10、1盎司桶线条的方块电阻率约是每方块0.5豪欧姆。 11、在10MHZ时，1盎司铜线条就开始具有趋肤效应。 12、直径为1IN球面的电容约是2PF。 13、硬币般大小的一对平行板，板间填充空气时，他们间的电容约为1PF。 14、当电容器量板间的距离与板子的宽度相当时，则边缘产生的电容与平行板形成的产生的电容相等。例如，在估算线宽为10MIL、介质厚度为10MIL的微带线的平行板电容时，其估算值为1PF/IN,但实际的电容约是上述的两倍，也就是2PF/IN。 15、如果问对材料特性一无所知，只知道它是有机绝缘体，则认为它的介电常数约为4。 16、1片功率为1W的芯片，去耦电容（F）可以提供电荷使电压降小于小于5%的时间（S）是C/2。 17、在典型电路板钟，当介质厚度为10MIL时，电源和地平面间的耦合电容是100PF/IN平方，并且它与介质厚度成反比。 18、如果 50欧姆微带线的体介电常数为4，则它的有效介电常数为3。 19、直径为1MIL的圆导线的局部电感约是25NH/IN或1NH/MM。 20、由10MIL厚的线条做成直径为1IN的一个圆环线圈，它的大小相当于拇指和食指围在一起，其回路电感约为85NH。 21、直径为1IN的圆环的单位长度电感约是25NH/IN或1NH/MM。例如，如果封装引线是环形线的一部分，且长为0.5IN,则它的电感约是12NH。 22、当一对圆杆的中心距离小于它们各自长度的10%时，局部互感约是各自的局部互感的50%。 23、当一对圆杆中心距与它们的自身长度相当时，它们之间的局部互感比它们各自的局部互感的10%还要少。 24、SMT电容（包括表面布线、过孔以及电容自身）的回路电感大概为2NH,要将此数值降至1NH以下还需要许多工作。 25、平面对上单位面积的回路电感是33PHx介 质厚度（MIL）。 26、过孔的直径越大，它的扩散电感就越低。一个直径为25MIL过孔的扩散电感约为50PH。 27、如果有一个出沙孔区域，当空闲面积占到50%时，将会使平面对间的回路电感增加25%。 28、铜的趋肤深度与频率的平方跟成反比。1GHZ时，其为2UM。所以，10MHZ时，铜的趋肤是20UM。 29、在50欧姆的1盎司铜传输线中，当频率约高于50MHZ时，单位长度回路电感为一常数。这说明在频率高于50MHZ时，特性阻抗时一常数。 30、铜中电子的速度极慢，相当于蚂蚁的速度，也就是1CM/S。 31、信号在空气中的速度约是12IN/NS。大多数聚合材料中的信号速度约为6IN/NS。 32、大多数辗压材料中，线延迟1/V约是170PS/IN。 33、信号的空间延伸等于上升时间X速度，即RTx6IN/NS。 34、传输线的特性阻抗与单位长度电容成反比。 35、FR4中，所有50欧姆传输线的单位长度电容约为3.3PF/IN。 36、FR4中，所有50欧姆传输线的单位长度电感约为8.3NH/IN。 37、对于FR4中的50欧姆微带线，其介质厚度约是线宽的一半。 38、对于FR4中的50欧姆带状线，其平面间的间隔时信号线线宽的2倍。 39、在远小于信号的返回时间之内，传输线的阻抗就是特性阻抗。例如，当驱动一段3IN长的50欧姆传输线时，所有上升时间短与1NS的驱动源在沿线传输并发生上升跳变时间内感受到的就是50欧姆恒定负载。 40、一段传输线的总电容和时延的关系为C=TD/Z0。 41、一段传输线的总回路电感和时延的关系为L=TDxZ0。 42、如果50欧姆微带线中的返回路径宽度与信号线宽相等，则其特性阻抗比返回路径无限宽时的特性阻抗高20%。 43、如果50欧姆微带线中的返回路径宽度至少时信号线宽的3倍，则其特性阻抗与返回路径无限宽时的特性阻抗的偏差小于1%。 44、布线的厚度可以影响特性阻抗，厚度增加1MIL,阻抗就减少2欧姆。 45、微带线定部的阻焊厚度会使特性阻抗减小，厚度增加1MIL,阻抗减少2欧姆。 46、为了得到精确的集总电路近似，在每个上升时间的空间延伸里至少需要有3.5个LC节。 47、单节LC模型的带宽是0.1/TD。 48、如果传输线时延比信号上升时间的20%短，就不需要对传输线进行端接。 49、在50欧姆系统中，5欧姆的阻抗变化引起的反射系数是5%。 50、保持所有的突变（IN）尽量短于上升时间（NS）的量值。 51、远端容性负载会增加信号的上升时间。10-90上升时间约是（100xC）PS,其中C的单位是PF。 52、如果突变的电容小于0.004XRT,则可能不会产生问题。 53、50欧姆传输线中拐角的电容（Ff）是线宽（MIL）的2倍。 54、容性突变会使50%点的时延约增加0.5XZ0XC。 55、如果突变的电感（NH）小于 上升时间（NS）的10倍，则不会产生问题。 56、对上升时间少于1NS的信号，回路电感约为10NH的轴向引脚电阻可能会产生较多的反射噪声，这时可换成片式电阻。 57、在50欧姆系统中，需要用4PF电容来补偿10NH的电感。 58、1GHZ时，1盎司铜线的电阻约是其在DC状态下电阻的15倍。 59、1GHZ时，8MIL宽的线条的电阻产生的衰减与介质此材料产生的衰减相当，并且介质材料产生的衰减随着频率变化得更快。 60、对于3MIL或更宽的线条而言，低损耗状态全是发生在10MHZ频率以上。在低损耗状态时，特性阻抗以及信号速度与损耗和频率无关。在常见的板级互连中不存在由损耗引起的色散现象。 61、-3DB衰减相当于初始信号功率减小到50%，初始电压幅度减小到70%。 62、-20DB衰减相当于初始信号功率减小到1%，初始电压幅度减小到10%。 63、当处于趋肤效应状态时，信号路径与返回路径的单位长度串联约是（8/W）Xsqrt(f)(其中线宽W:MIL;频率F:GHZ)。 64、50欧姆的传输线中，由导体产生的单位长度衰减约是36/(Wz0)DB/IN。 65、FR4的耗散因子约是0.02。 66、1GHZ时，FR4中由介质材料产生的衰减约是0.1DB/IN，并随频率线性增加。 67、对于FR4中的8MIL宽、50欧姆传输线，在1GHZ时，其导体损耗与介质材料损耗相等。 68、受损耗因子的制约，FR4互连线（其长是LEN）的带宽约是30GHZ/LEN。 69、FR4互连线可以传播的最短时间是10PS/INxLEN。 70、如果互连线长度（IN）大于上升时间（NS）的50倍，则FR4介质板中由损耗引起的上升边退化是不可忽视的。 71、一对50欧姆微带传输线中，线间距与线宽相等时，信号线间的耦合电容约占5%。 72、一对50欧姆微带传输线中，线间距与线宽相等时，信号线间的耦合电感约占15%。 73、对于1NS的上升时间，FR4中近端噪声的饱和长度是6IN,它与上升时间成比例。 74、一跟线的负载电容是一个常数，与附近其他线条的接近程度无关。 75、对于50欧姆微带线，线间距与线宽相等时，近端串扰约为5%。 76、对于50欧姆微带线，线间距是线宽的2倍时，近端串扰约为2%。 77、对于50欧姆微带线，线间距是线宽的3倍时，近端串扰约为1%。 78、对于50欧姆带状线，线间距与线宽相等时，近端串扰约为6%。 79、对于50欧姆带状线，线间距是线宽的2倍时，近端串扰约为2%。 80、对于50欧姆带状线，线间距是线宽的3倍时，近端串扰约为0.5%。 81、一对50欧姆微带传输线中，间距与线宽相等时，远端噪声是4%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是8%。 82、一对50欧姆微带传输线中，间距是线宽的2倍时，远端噪声是2%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是4%。 83、一对50欧姆微带传输线中，间距是线宽的3倍时，远端噪声是1.5%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是4%。 84、带状线或者完全嵌入式微带线上没有远端噪声。 85、在50欧姆总线中，不管是带状线还是微带线，要使最怀情况下的远端噪声低于5%，就必须保持线间距大于线宽的2倍。 86、在50欧姆总线中，线间距离等于线宽时，受害线上75%的窜扰来源于受害线两边邻近的那两跟线。 87、在50欧姆总线中，线间距离等于线宽时，受害线上95%的窜扰来源于受害线两边距离最近的每边各两根线条。 88、在50欧姆总线中，线间距离是线宽的2倍时，受害线上100%的窜扰来源于受害线两边邻近的那两根线条。这是忽略与总线中其他所有线条间的耦合。 89、对于表面布线，加大相邻信号线间的距离使之足以添加一个防护布线，串扰常常就会减小到一个可以接受的水平，而且这是没必要增加防护布线。添加终端短接的防护布线可将串扰减小到50%。 90、对于带状线，使用防护线可以使串扰减小到不用防护线时的10%。 91、为了保持开关噪声在可以接受的水平，必须时互感小于2.5nhx上升时间（ns）。 92、对于受开关噪声限制的接插件或者封装来说，最大可用的时钟频率是250MHZ/(NxLm)。其中，Lm是信号/返回路径对之间的互感（nh），N是同时开馆的数量。 93、在LVDS信号中，共模信号分量是比差分信号分量达2倍以上。 94、如果之间没有耦合，差分对的差分阻抗是其中任意一个单端线阻抗的2倍。 95、一对50欧姆微带线，只要其中一跟线的电压维持在高或低不变，则另一跟线的单端特性阻抗就与邻近线的距离完全无关。 96、在紧耦合差分微带线中，与线宽等于线间距时的耦合相比，线条离得很远而没有耦合时，差分特性阻抗仅会降低10%左右。 97、对于宽边耦合差分对，线条间的距离应至少比线宽大，这么做的目的是为了获得可高达100欧姆的查分阻抗。 98、FCC的B级要求是，在100MHZ时，3M远处的远场强度要小于150UV/M. 99、邻近的单端攻击次线在强耦合差分对上产生的差分信号串扰比弱耦合差分对上的少30%。 100、邻近的单端攻击次线在强耦合差分对上产生的共模信号串扰比弱耦合差分对上的多30%。 信号的上升时间可以用Tcycle*10%来估算。 高频下才会有传输线效应发生: △I = C*△U/△t （C为分布电容）因此当在短的时间内，传输线上的电压值产生较大的变化时，就会产生较大的电流，这个电流即为信号回流。 交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为 特征阻抗，也称为浪涌阻抗，记为Z0。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示 不等同于电阻，它的值应该是信号在传输过程中遇到的电抗（容抗+感抗）与传输线自身电阻值的和。而传输线的走线一般较短，它的自身电阻值非常小。因此传输线的特征阻抗主要与传输线的线厚，线宽（感抗，容抗），以及它与其参考层面的介质厚度（容抗）有关 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在 PCB 设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：& R" v3 I2 |! u2 E5 T a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。1 l3 r+ Q$ `: K2 u b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的 LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。% }; p% r; B+ h( Z4 S6 \' e; t& v6 R对于 PCB 工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下 PCB 差分信号设计中几个常见的误区。 a |8 K/ f; e' f+ r误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在 PCB 电路设计中，一般差分走线之间的耦合较小，往往只占 10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成 EMI 辐射，这种做法弊大于利。' j. Q u% z) C* O+ b3 i误区二：认为保持等间距比匹配线长更重要。在实际的 PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行.PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC 封装PCB 设计中经常会用采用，被称为 CPW 结构，可以保证严格的差分阻抗控制（2Z0）.+ B9 x; m: w9 N0 ]差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI 也不会是很严重的问题，实验表明，相距 500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到 60dB，足以满足 FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。 开关电源因体积小、功率因数较大等优点，在通信、控制、计算机等领域应用广泛。但由于会产生电磁干扰，其进一步的应用受到一定程度上的限制。本文将分析开关电源电磁干扰的各种产生机理，并在其基础之上，提出开关电源的 电磁兼容设计方法。 开关电源的电磁干扰分析 开关电源的结构如图1所示。首先将工频交流整流为直流，再逆变为高频，最后再经整流滤波电路输出，得到稳定的直流电压。电路设计及布局不合理、机械振动、接地不良等都会形成内部电磁干扰。同时，变压器的漏感和输出二极管的反向恢复电流造成的尖峰，也是潜在的强干扰源。 图1 AC/DC开关电源基本框图 1 内部干扰源 ● 开关电路 开关电路主要由开关管和高频变压器组成。开关管及其散热片与外壳和电源内部的引线间存在分布电容，它产生的du/dt具有较大幅度的脉冲，频带较宽且谐波丰富。开关管负载为高频变压器初级线圈，是感性负载。当原来导通的开关管关断时，高频变压器的漏感产生了反电势E＝-Ldi/dt，其值与集电极的电流变化率成正比，与漏感成正比，迭加在关断电压上，形成关断电压尖峰，从而形成传导干扰。 ● 整流电路的整流二极管 输出整流二极管截止时有一个反向电流，其恢复到零点的时间与结电容等因素有关。它会在变压器漏感和其他分布参数的影响下产生很大的电流变化di/dt，产生较强的高频干扰，频率可达几十兆赫兹。 ● 杂散参数 由于工作在较高频率，开关电源中的低频元器件特性会发生变化，由此产生噪声。在高频时，杂散参数对耦合通道的特性影响很大，而分布电容成为电磁干扰的通道。 2 外部干扰源 外部干扰源可以分为电源干扰和雷电干扰，而电源干扰以“共模”和“差模”方式存在。同时，由于交流电网直接连到整流桥和滤波电路上，在半个周期内，只有输入电压的峰值时间才有输入电流，导致电源的输入功率因数很低（大约为0.6）。而且，该电流含有大量电流谐波分量，会对电网产生谐波“污染”。 产生电磁干扰有3个必要条件：干扰源、传输介质、敏感设备，EMC设计的目的就是破坏这3个条件中的一个。针对于此，主要采取的方法有：电路措施、EMI滤波、屏蔽、印制电路板抗干扰设计等。 1 降低开关损耗和开关噪声的软开关技术 软开关是在硬开关基础上发展起来的一种基于谐振技术或利用控制技术实现的在零电压/电流状态下的先进开关技术。 软开关的实现方法是：在原电路中增加小电感、电容等谐振元件，在开关过程前后引入谐振，消除电压、电流的重叠。图2给出了一种使用软开关技术的基本开关单元。 图2 降压斩波器中的基本开关单元 2 减小干扰源干扰能量的缓冲电路 在开关控制电源的输入部分加入缓冲电路（见图3），其由线性阻抗稳定网络组成，用于消除电力线干扰、电快速瞬变、电涌、电压高低变化和电力线谐波等潜在的干扰。缓冲电路器件参数为D1为MUR460，R1=500Ω，C=6nF，L=36mH，R=150Ω。 图3 缓冲电路 3 切断干扰噪声传播路径的EMI滤波 在开关电源输入和输出电路中加装EMI滤波器，是抑制传导发射的一个很有效方法。其参数主要有：放电电阻、插入损耗、Cx电容、Cy电容和电感值。其中，插入损耗是滤波器性能的一个关键参数。在考虑机械性能、环境、成本等前提下，应该尽量使插入损耗大一些。用共模、差模干扰的测量结果与标准限值，加上适当的裕量可得到滤波器的插入损耗IL。 ILCM(dB)=Vcm(dB)-Vlimt(dB)-3(dB)+M(dB) (1); q+ s) H5 M1 o6 \+ g' W ILDM(dB)=VDM(dB)-Vlimt(dB)-3(dB)+M(dB) (2) 式中，3dB表示在分离共模、差模传导干扰的测试过程中测试结果比实际值大3dB；M(dB)表示设计裕量，一般取6dB；Vlimit(dB)为相关标准如CISPR,FCC等规定的传导干扰限值。 图4是220V/50Hz交流输入的开关电源交流侧EMI滤波器的电路。Cy＝3300pF，L1、L2＝0.7mH，它们构成共模滤波电路，抑制0.5～30MHz的共模干扰信号。Cx＝0.1μF，L3、L4＝200～500μH，采用金属粉压磁芯，与L1/L2、Cx构成L-N端口间低通滤波器，用于抑制电源线上存在的0.15～ 0.5MHz差模干扰信号。R用于消除可能在滤波器中出现的 静电积累。 图4 开关电源交流侧EMI滤波器电路 图5是开关电源的直流输出侧滤波电路，它由共模扼流圈L1、L2，扼流圈L3和电容C1、C2组成。为了防止磁芯在较大的磁场强度下饱和而使扼流圈失去作用，磁芯必须采用高频特性好且饱和磁场强度大的恒μ磁芯。 图5 支流侧滤波电路 4 用屏蔽来抑制辐射及感应干扰 开关电源干扰频谱集中在30MHz以下的频段，直径r＜λ/2π,主要是近场性质的电磁场，且属低阻抗场。可用导电良好的材料对电场屏蔽，而用导磁率高的材料对磁场屏蔽。此外，还要对变压器、电感器、功率器件等采取有效的屏蔽措施。屏蔽外壳上的通风孔最好为圆形，在满足通风的条件下，孔的数量可以多，每个孔的尺寸要尽可能小。接缝处要焊接，以保证电磁的连续性。屏蔽外壳的引入、引出线处要采取滤波措施。对于电场屏蔽，屏蔽外壳一定要接地。对于磁场屏蔽，屏蔽外壳不需接地。 5 合理的PCB布局及布线 敏感线路主要是指控制电路和直接与干扰测量设备相连的线路。要降低干扰水平，最简单的方法就是增大干扰源与敏感线路的间距。但由于受电源尺寸的限制，单纯的增大间距并非解决问题的最佳途径，更为合理的方法是根据干扰电场的分布情况将敏感线路放在干扰较弱的地方。PCB抗干扰布局设计流程如图6所示。 开关电源印制板EMC辅助设计的软件方法 1引言 减小电子设备的EMI，印制板（PCB）的设计是个关键。一种好的布线方案可以在不修改电路拓扑和增加任何元件的情况下降低干扰水平。但目前PCB的设计在大多数情况下只是一种依赖于经验的尝试性设计过程，国外称之为“trial＆error”设计方法，带有很大的盲目性。PCB上主要的干扰耦合方式是传导干扰和近场干扰（包括电场干扰和磁场干扰）。它们常常可以用杂散电阻、电容、电感来表示。PCB的设计目标之一就是设法降低这些杂散参数，减小印制电路之间不必要的干扰耦合。 许多文献都列举了一些减少印制电路间杂散参数的方法，但这些方法往往过于笼统，实际应用中很大程度上还是依赖于经验。目前也有使用数值技术来提取PCB杂散参数建立仿真模型的辅助设计软件包，虽然仿真结果能与测量结果吻合较好，但这类方法本质上是把trial＆error设计方法从硬件平台移植到软件平台上，并不能指导如何布线以减小线路间的杂散参数。毕竟这些方法都是从集中电路的角度去分析干扰的，而EMI本质上是个场的问题，故仍有相当的局限性。 2基本原理 电场耦合是由位移电流干扰引起的，用Maxwell方程描述为：表示变化的电场将产生位移电流，其中位移电流密度（x,y,z,t）和电位移密度（x,y,z,t）都是空间和时间的函数。根据经验，绝大多数开关电源产生的干扰都集中在200MHz以下，频率在200MHz以上的干扰其幅值已经很小了。而大多数PCB的几何尺寸都远小于200MHz电磁波的波长，可作准静态场近似。在此条件下，场量可写成相互独立的空间量和时间量的乘积。故式（1）可写为：其中φ(x,y,z)是空间任意一点(x,y,z)电位φ(x,y,z,t)的空间分量，φ(t)是该点电位的时间分量。(x,y,z)是该点位移电流密度(x,y,z,t)的空间分量，是其时间分量。在准静态场条件下，这些空间量和时间量之间是相互独立的。要减小印制电路间的电场干扰，可以通过降低时间分量和空间分量（x,y,z）来实现。延长开关器件的导通/关断时间可以减小，但这样会增大开关损耗，降低效率。另一个方法是减小（x,y,z）,可以通过选择合适的布线方案，把敏感电路放在较小的地方来实现。对开关电源来说，干扰源主要集中在与开关器件相连、电压变化率dv/dt相对较大的几根导线上〖2〗。选择合适的布线方案，首先要计算出干扰源的干扰强度分布图。根据分布的情况，把敏感电路放在较小的地方，可以减小其受干扰的程度，这是我们用“场”的方法来布线的基本思想〖3〗。 印制导线间的干扰耦合水平不完全由相互位置决定，与导线的大小、形状也有关系。为了能够综合评价敏感导线与干扰导线之间的耦合程度，我们提出了 图1耦合系数与电容的关系 一种新的评价参数－耦合系数（CouplingIndex），如式（4）所示。其基本思想是把敏感导线细分为N个网格，是第n个网格的位移电流密度的大小，ΔA(n)是第n个网格的面积。把所有网格的与ΔA(n)的乘积相加之和做为耦合系数评价敏感导线与干扰导线之间的耦合程度。与电容的计算相比，耦合系数的计算非常简单，只占用很少的计算机资源，可以根据实时的耦合系数计算结果及时调整布线方案，改进设计。而不用等整块PCB设计完成，再用软件包提取杂散参数以建立仿真模型，输入仿真软件包，仿真结果不行再回头修改设计。 表1列出了九种不同的布线设计，分别给出了相应的耦合系数和电容值计算结果。比较这些结果可以发现，印制导线的大小、形状和相对位置都会影响它们之间的耦合系数和电容值。为了更清楚地反映两者的关系，把耦合系数和电容值绘入同一张图中并进行线性回归分析，如图1所示。其相关系数为0.98，表明耦合系数能够很好地反映导线间的耦合程度。依据耦合系数进行布线是可行的。 表1不同布线设计时的耦合系数和电容值 序号 干扰导线和敏感导线 耦合系数 电容值（pF） No.1 571.05 8.30×10－3 No.2 482.28 6.58×10－3 No.3 103.31 1.68×10－3 No.4 1535.7 36.5×10－3 No.5 776.35 11.3×10－3 No.6 572.01 8.45×10－3 No.7 1432.9 29.0×10－3 No.8 1003.5 21.0×10－3 No.9 1003.6 21.0×10－3 3试验验证 图2的试验装置用来进一步证实这个思想。印制导线经屏蔽电缆与信号发生器HP8110A相连，馈入10V、200kHz的脉冲干扰信号做为干扰源。敏感导线如表达式中No.5或No.7所示布置，经屏蔽电缆与频谱分析仪HP8590L相连测量干扰信号。整个装置放入屏蔽盒中。图3是表1中No.5布线方案的设计尺寸和测量结果，图4是表1中No.7布线方案的设计尺寸和测量结果。比较表1中No.5的耦合系数776.35和No.7的耦合系数1432.9就知道No.7中的敏感导线要比No.5中的敏感导线接收到更多的干扰，图3(b)、4(b)的实验结果证实了这一点。 4软件框架 软件设计的最初思想是想摆脱PCB的“trial＆error”传统设计方法，希望软件能在PCB设计过程中 图2试验布置图 （a）布线尺寸 （b）受扰信号频谱 图3No.5布线的尺寸和干扰测量结果 （a）布线尺寸 （b）受扰信号频谱 图4No.7号布线的尺寸和干扰测量结果 就给出必要的干扰分布信息，以期在PCB设计的早期阶段就把干扰抑制在尽可能低的水平。 设计工作主要包括两大步骤：初步辅助设计和仿真论证设计。在初步设计阶段，计算机首先根据电路中各节点的dv/dt的大小识别干扰源，计算干扰源的干扰分布图并显示在屏幕上供参考。根据干扰分布图把敏感电路放在干扰较弱的区域，这样可以降低敏感电路的受扰程度[3]。同时可以根据实时的耦合系数计算值及时地调整敏感电路的大小、形状，在PCB设计的初期阶段就尽量把干扰耦合降低。整块PCB设计完成后，进入仿真设计阶段。利用有限元技术提取PCB的杂散参数，建立分布参数等效电路，放入电路仿真软件包 Pspice或Saber,可以计算出可能的干扰水平，与EMC标准规定的干扰容许限值比较。整个软件设计框图如图5所示。 图5PCB辅助EMC设计软件框图 5结论 印制板的杂散参数对开关电源的EMC有很大的影响，合适的布线对减小印制电路间的干扰非常关键。根据干扰强度分布图进行PCB的布线设计，可以把敏感的电路放在干扰较弱的区域。精确的杂散电容计算需要很长的计算时间，而耦合系数可以实时地显示导线间的耦合程度，大大缩短了计算时间、辅助布线设计。计算和实验结果都证实了这一点。新的软件辅助设计思想为印制板的设计提供了新思路。 开关电源电磁干扰标准与EMI干扰抑制措施 一、引言 $ I. \ j# m$ @9 c$ t# o/ S 电磁兼容性(EMC)是指电子设备或系统在规定的电磁环境电平下不因电磁干扰而降低性能指标，同时它们本身产生的电磁辐射不大于规定的极限电平，不影响其它电子设备或系统的正常运行，并达到设备与设备、系统与系统之间互不干扰、共同可靠地工作的目的。 世界各国都相应制定了自己的EMC标准。比如国际电工委员会的1EC61000及(C1SPR系列标准、欧洲共同体的FN系列标准、美国联邦通信委的FCC系列标准和我国现行的GT3/T13926系列EMC标准等。随着国际电磁兼容法规的日益严格，产品的电磁兼容性能越来越受到重视。 开关电源作为一种电源设备，其应用越来越广泛。随着电力电子器件的不断更新换代，开关电源的开关频率及开关速度不断提高，但开关的快速通断，引起电压和电流的快速变化。这些瞬变的电压和电流，通过电源线路、寄生参数和杂散的电磁场耦合，会产生大量的电磁干扰。 + B( K: B" z& F( b+ L c 二、开关电源的干扰源分析 开关电源产生的电磁干扰(EMI)，按耦合通道来分，可分为传导干扰和辐射干扰;按噪声干扰源种类来分可分为尖峰干扰和谐波干扰。开关电源在工作过程中所产生的浪涌电流和尖峰电压就形成了干扰源，工频整流滤波使用的大电容充电放电、开关管高频工作时的电压切换以及输出整流二极管的反向恢复电流都是这类干扰源。 三、电磁干扰的抑制措施 电磁干扰由三个基本要素组合而产生：电磁干扰源;对该干扰能量敏感的设备;将电磁干扰源传输到敏感设备的媒介即传输通道或藕合途径。对开关电源产生的电磁干扰所采取的抑制措施，主要从两个方而考虑：一是减小干扰源的干扰强度;一是切断干扰传播途径。 常用的抗干扰措施包括电路的隔离、屏蔽、接地、加装EMI滤波器以及PCB板的合理布局与布线。 1.电路的隔离 在开关电源中，电路的隔离主要有：模拟电路的隔离、数字电路的隔离、数字电路与模拟电路之间的隔离。主要目的是通过隔离元器件把噪声干扰的路径切断，从而达到抑制噪声干扰的效果。对于开关电源的模拟信号控制系统的隔离，交流信号一般采用变压器隔离，直流信号一般采用线性隔离器(如线性光电耦器)隔离。数字电路的隔离主要有:脉冲变压器隔离、光电耦合器隔离等。其中数字量输入隔离方式主要采用脉冲变压器隔离、光电耦合器隔离;而数字量输出隔离方式主要采用光电耦合器隔离、高频变压器隔离。 2. 屏蔽 屏蔽一般分为两类，一类是静电屏蔽，主要用于防止静电场和恒定磁场的影响;另一类是电磁屏蔽，主要用于防止交变电场、交变磁场以及交变电磁场的影响。屏蔽是抑制开关电源辐射干扰的有效方法。可以用导电良好的材料对电场屏蔽，而用导磁率高的材料对磁场屏蔽。 3.接地 为防止各种电路在工作中产生互相干扰，使之能相互兼容地工作，根据电路的性质，将工作接地分为不同的种类。比如直流地、交流地、数字地、模拟地、信号地、功率地、电源地等。在电路的设计中，应将交流电源地与直流电源地分开，模拟电路与数字电路的电源地分开，功率地与弱电地分开。 4.加装EMI滤波器 8 \& a2 \2 Z7 [) A0 M9 ~ 电源滤波器安装在电源线与电子设备之间，用于抑制电源线引出的传导干扰，又可以降低从电网引入的传导干扰，对提高设备的可靠性有重要的作用。开关电源产生的电磁干扰以传导干扰为主，而传导干扰又分差模骚扰和共模干扰两种。构成开关电源EMI滤波器的基本网络如图1所示。该滤波器由共模扼流圈L、差模电容Cx和共模电容Cy组成。共模扼流圈L由两个绕在同一个高磁导率磁芯上的绕组构成，其结构使差模电流产生的磁通相互抵消。这种结构以较小体积获得较大的电感值，并且不用担心由于工作电流导致饱和。每个绕组与电容Cy分别组成L-E和N-E两对独立端口的低通滤波器，形成共模滤波网络，用来抑制电源线上存在的共模干扰。至于共模扼流圈L、差模电容Cx和共模电容Cy的取值大小，应尽量做到滤波器的谐振频率低于开关电源的工作频率，这样可以实现对整个频段的滤波。 % O& T1 v3 k$ o) f2 K4 o9 W 图1 开关电源EMI滤波器 5.PCB板的合理布局与布线 : x; P/ u8 f9 o# w6 g+ K 开关电源的辐射干扰与电流通路中的电流大小，通路的环路面积，以及电流频率的平方等三者的乘积成正比，即辐射干扰E∝I·A·f 2。运用这一关系的前提是通路尺寸远小于频率的波长。上述关系式表明减小通路面积是减小辐射骚扰的关键，这是说开关电源的元器件要彼此紧密排列。在初级电路中，要求输入端电容、晶体管和变压器彼此靠近，且布线紧凑;在次级电路中，要求二极管、变压器和输出端电容彼此贴近。在印制板上，将正负载流导线分别布在印制板的两面，并设法使两个载流导体彼此间保持平行，因为平行紧靠的正负载流导体所产生的外部磁场是趋向于相互抵消的。 四、结束语 }$ b# A: S! {- F3 W; V& |# l' N 要提高开关频率，提高开关电源产品的质量，电磁兼容性是不容忽视的问题。产生开关电源电磁干扰的因素还很多，抑制电磁干扰还有大量的工作。只有在设计时充分考虑电磁兼容问题，才能使开关电源得到更普遍的应用。 变频器产生的电磁干扰(EMI)及解决对策 １前言- _) O. i3 u% ? 采用变频器驱动的电动机系统因其节能效果明显、调节方便、维护简单、网络化等优点而被越来越多的应用。但是，由于变频器特殊的工作方式带来的干扰越来越不容忽视。变频器干扰主要有：一是变频器中普遍使用了晶闸管或者整流二极管等非线性整流器件，其产生的谐波对电网将产生传导干扰，引起电网电压畸变（电压畸变率用THDv表示，变频器产生谐波引起的THDv在10~40%左右），影响电网的供电质量；二是变频器的输出部分一般采用的是IGBT等开关器件，在输出能量的同时将在输出线上产生较强的电磁辐射干扰，影响周边电器的正常工作。 ２谐波和电磁辐射对电网及其它系统的危害 （1）谐波使电网中的电器元件产生了附加的谐波损耗，降低了输变电及用电设备的效率。 （２）谐波可以通过电网传导到其它的用电器，影响了许多电气设备的正常运行，比如谐波会使变压器产生机械振动，使其局部过热，绝缘老化，寿命缩短，以至于损坏；还有传导来的谐波会干扰电器设备内部软件或硬件的正常运转。 （3）谐波会引起电网中局部的串联或并联谐振，从而使谐波放大。 （4）谐波或电磁辐射干扰会导致继电器保护装置的误动作，使电气仪表计量不准确，甚至无法正常工作。 （5）电磁辐射干扰使经过变频器输出导线附近的控制信号、检测信号等弱电信号受到干扰，严重时使系统无法得到正确的检测信号，或使控制系统紊乱。 一般来讲，变频器对电网容量大的系统影响不十分明显，这也就是谐波不被大多数用户重视的原因。但对系统容量小的系统，谐波产生的干扰就不能忽视。 ３有关谐波的国际及国家标准 现行的有关标准主要有：国际标准IEC61000-2-2，IEC61000-2-4，欧洲标准EN61000-3-2，EN61000-3-12，国际电工学会的建议标准IEEE519-1992，中国国家标准GB/T14549-93《电能质量共用电网谐波》。下面分别做简要介绍： （1）国际标准 IEC61000-2-2标准适用于公用电网，IEC61000-2-4标准适用于厂级电网，这两个标准规定了不给电网造成损害所允许的谐波程度，它们规定了最大允许的电压畸变率THDv. IEC61000-2-2标准规定了电网公共接入点处的各次谐波电压含有的THDv约为8%. IEC61000-2-4标准分三级。第一类对谐波敏感场合（如计算机、实验室等）THDv为5%；第二类针对电网公共接入点和一部分厂内接入点THDv为8%；第三类主要针对厂内接入点THDv为10%. 以上两个标准还规定了电器设备所允许产生谐波电流的幅值，前者主要针对16A以下，后者主要针对16A到64A. IEEE519-1992标准是个建议标准，目标是将单次THDv限制在3%以下，总THDv限制在5%以下。 （2）国内标准 GB/T14549-93中规定，公用电网谐波电压（相电压）限值为380V（220V）电网电压总THDv为5%，各次谐波电压含有率奇次为4%，偶次为2%. 由以上标准看来，一般单次电压畸变率在3~6%，总电压畸变率在5~8%的范围内是可以接受的。 ４减少变频器谐波对其它设备影响的方法 （1）增加交流/直流电抗器 采用交流/直流电抗器后，进线电流的THDv大约降低30%~50%，是不加电抗器谐波电流的一半左右。 （2）多相脉冲整流 在条件具备，或者要求产生的谐波限制在比较小的情况下，可以采用多相整流的方法。12相脉冲整流THDv大约为10%~15%，18相脉冲整流的THDv约为3%~8%，满足EN61000-3-12和IEEE519-1992严格标准的要求。缺点是需要专用变压器和整流器，不利于设备改造，价格较高。 （3）无源滤波器 采用无源滤波器后，满载时进线中的THDv可降至5%~10%，满足EN61000-3-12和IEEE519-1992的要求，技术成熟，价格适中。适用于所有负载下的THDv<30%的情况。缺点是轻载时功率因数会降低。 （4）输出电抗器 也可以采用在变频器到电动机之间增加交流电抗器的方法，主要目的是减少变频器的输出在能量传输过程中，线路产生的电磁辐射。该电抗器必须安装在距离变频器最近的地方，尽量缩短与变频器的引线距离。如果使用铠装电缆作为变频器与电动机的连线时，可不使用这方法，但要做到电缆的铠在变频器和电动机端可靠接地，而且接地的铠要原样不动接地，不能扭成绳或辨，不能用其它导线延长，变频器侧要接在变频器的地线端子上，再将变频器接地。 ５减少或削弱变频器谐波及电磁辐射对设备干扰的方法 上面介绍的方法是减少变频器工作时对外设备的影响，但并不是消除了变频器的对外干扰，如果想进一步提高其它设备对变频器谐波和电磁辐射的免疫能力，尤其是在变频器（品牌不同，产生的干扰程度可能不一样）干扰较严重的场合中常用的方法通常有以下几种： 1）使用隔离变压器 使用隔离变压器主要是应对来自于电源的传导干扰。使用具有隔离层的隔离变压器，可以将绝大部分的传导干扰阻隔在隔离变压器之前。同时还可以兼有电源电压变换的作用。隔离变压器常用于控制系统中的仪表、PLC，以及其它低压小功率用电设备的抗传导干扰。 2）使用滤波模块或组件 目前市场中有很多专门用于抗传导干扰的滤波器模块或组件，这些滤波器具有较强的抗干扰能力，同时还具有防止用电器本身的干扰传导给电源，有些还兼有尖峰电压吸收功能，对各类用电设备有很多好处。 常用的为双孔磁芯滤波器的结构。还有单孔磁芯的滤波器，其滤波能力较双孔的弱些，但成本较低。 3）选用具有开关电源的仪表等低压设备 一般开关电源的抗电源传导干扰的能力都比较强，因为在开关电源的内部也都采用了有关的滤波器。因此在选用控制系统的电源设备，或者选用控制用电器的时候，尽量采用具有开关电源类型的。 4）作好信号线的抗干扰 信号线承担着检测信号和控制信号的传输任务，毋庸置疑，信号传输的质量直接影响到整个控制系统的准确性、稳定性和可靠性，因此做好信号线的抗干扰是十分必要的。 对于信号线上的干扰主要是来自空间的电磁辐射，有常态干扰和共模干扰两种。 （1）常态干扰的抑制 常态干扰是指叠加在测量信号线上的干扰信号，这种干扰大多是频率较高的交变信号，其来源一般是耦合干扰。抑制常态干扰的方法有： a 在输入回路接RC滤波器或双T滤波器。 b 尽量采用双积分式A/D转换器，由于这种积分器工作的特点，具有一定的消除高频干扰的作用。 c 将电压信号转换成电流信号再传输的方式，对于常态的干扰有非常强的抑制作用。 （2）共模干扰的抑制 共模干扰是指信号线上共有的干扰信号，一般是由于被测信号的接地端与控制系统的接地端存在一定的电位差所制，这种干扰在两条信号线上的周期、幅值基本相等，所以采用上面的 写在前言：作为一个还在layout门口徘徊的小虾米，贸然记录自己的学习想法是可笑的。但每个人并不是出生就会成为大神。只不过有的人天分好，机遇也把握得当，在相对短的时间内，成为万众瞩目的高手。很可惜本人天生愚钝，机遇又很差，在毕业后的三年里浑浑噩噩的憧憬自己的人生，做着自己不喜欢的工程，每天跟着工程队奔波在广阔的祖国大地。不经意在工作的最后阶段接触到PCB设计。对于没有耐心和毅力的我，突然感觉这才是我的人生方向，因为突然发现在绘制板图的时候，我可以很有耐心的拉扯每一条线，呵呵难道这一条条显示屏上的线便是我的命运之线么？如饥似渴的读完买回来的书，又囫囵吞枣的大致看了两遍。感觉到一个人的学习是空虚乏味的，于是想在咱们论坛与各位同我一样，还趴在门缝里仰慕者殿堂中的大神的新手们共同体会我的学习体会。本人至今自学，没有老师带路，言语中的偏差错误，望各位高手给予我醍醐灌顶的指正。在此感谢Eric Bogatin 感谢国内的翻译者李玉山、李丽平等，是他们让我趴在SI的门缝，让我有机会一窥我的成神目标。让论坛记录成神的历程吧！哈哈有些夸口，目标定的太高，大家勿笑。 我的第一本SI教材：Signal integrity:simplified(信号完整性讲义) 也是我目前唯一学习过的教材。 废话不多说，直接上酸菜！ 信号完整性问题十个基本准则：前三个为设计理念，后八个为设计思路。 一：影响研发进度并造成产品产品交货推迟，就是企业付出的最昂贵代价。体会：在论坛中常常争论，是质量重要还是工期重要！我认为都重要，所有的工程都是一个平衡过程，而不是单单一种。质量固然重要，但最重要的是适应性，因为整个工业流程中并不仅仅只是画线路板，最终交到消费者手里才是完整的工艺流程。如果仅仅是为了吹毛求疵而耽误了工期，那么整个工业流程都会耽误。导致产品上市时间推迟，损失不可计量。但为了赶工期，而设计出不合格的产品，那么只能说设计者能力不够。或者这家公司没有这个实力在行业内生存。所以我个人认为：一个优秀的设计者最重要的能力是能够把握质量与工期的平衡关系，在合适的工期内完成满足产品质量。至于大神我估计是在要求的工期内，使产品的质量得到飞跃。 二：提高高速产品设计效率的关键是：充分利用分析工具来实现准确的性能预测；使用测量手段来验证设计过程、降低风险、提高设计工具的可信度。 体会：还没用过仿真，认为仿真等的作用是提高可信度，降低风险。如果板级设计所留预量足够，可以简单的用公式计算和经验来代替仿真。! 三：将问题实质与表面现象剥离开的唯一可行的途径就是采用经验法则、解析近似、数值仿真或者测量工具来获得数据。这是工程实践的本质。体会：没做过仿真，不知道仿真所需时间。依我来看，以上所说应相对应工程的要求，如果所作产品要求不严格，或者裕量很大，最快的方法是采用经验法则。对于裕量在20~5%的可以采用解析近似。此书上大部分公式及近似值都在10%-5%左右。对于要求更严格的裕量便可采用仿真。裕量大概在2-3%左右。比如DDR等。对于要求更严格的，建模无法满足精度的情况下，即需要直接用测量工具来测量。耗时应该说是逐层递加。) 四：信号由信号路径和返回路径构成。一个信号在沿着传输线流动过程中每一时刻都会感受到特性阻抗。如果瞬态阻抗为常数，则其信号质量将会获得奇迹般的改善。 体会：忘掉覆铜地的概念，在设计初期考虑信号线走向时，就要优先考虑地平面或其他信号返回路径。防止电路板在绘制完信号线后，突然发现返回的地平面出现“濠”，导致高速信号线需要重新规划。单根传输线最优的工作方式是点对点，源阻抗=传输线特性阻抗=负载阻抗。在特性阻抗恒定的情况下，Tr保持不变，变的仅仅是信号的幅值。 不明：在线路规划时，一个芯片N个I/O口，而相对的地引脚很少。按照高速信号线返回路径为靠近信号线理论。岂不是在信号的接收端，N条信号线同时走在同一个GND引脚，便会造成信号返回线之间的串扰了么？这样做假设N条信号线同时工作，便会造成很严重的地弹么？芯片的设计原理是什么？n 五：把接地这一术语忘掉，因为它所造成的问题比用它来解决的问题还多。每一路信号都有返回路径。 体会：个人感觉同上。把接地等同于信号线设计，估计返工的情况大减。不要轻易相信覆铜的威力，覆铜不是铺设地的万金油。并且不合理的覆铜还会引入其他问题， 六：当电压变化时，电容上就有电流流过。对于信号的陡峭边，即使电路的PCB板边缘和悬空导线之间的空气形成的边缘线电容也可能有很低的阻抗。 体会：电容的原理嘛，两个平行板之间只要有电压差就有电容的存在。电容的作用：隔直通交。会使陡峭的信号进入别的导线中。Tr小导致两个问题：1.串扰的发生。2：特性阻抗的变化。两个问题都导致信号受干扰。电容本质上属于一个电压源。 七：电感与通过的电流所产生的磁力线匝数有本质关系。只要电流或者磁力线匝数发生改变，在导线的两端就会产生电压。这一电压导致了反射噪声、串扰、开关噪声、地弹、轨道塌陷以及EMI。 体会：电感并不是电感，而是磁场效应。改变磁场，便会产生阻碍磁场变化的电流。本质上属于一个电流源。反射噪声原因：特性阻抗发生变化；串扰原因：切割磁力线，产生电流；开关噪声：概念不懂，明天查查。 八：当流经接地回路电感上的电流变化时，在接地回路导线上产生的电压称之为地弹。它是造成开关噪声和EMI的内部机理。 体会：所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。------摘自百度。 解决的办法是，减小回路的有效电感。 地弹与轨道塌陷的区别为：一个指信号的地电平发生变化，图示为下冲。一个指电源电压地电平的变化，图示为上冲。 九：以同频率的方波作为参考，信号带宽是指有效正弦波分量的最高频率值。在使用模型来预计分析时，要高过实际信号的带宽。 体会：没啥说的， 十：信号完整性中的公式给出的是定义或者近似。在特别需要准确的场合不要使用近似。 体会：此书大部分公式皆为近似，对于要求严格的电路，还是仿真或者采用实际测量准确。应付要求不高的，便可以采用经验法啦 一．电阻的计算公式：R=P*D/A R:电阻值单位为欧姆，P表示导线的体电阻率单位为欧姆*CM ；D表示互联线长度单位为CM；A表示横截面积，单位为CM 二．体电阻率的概念：体电阻率为导线特有的基本材料属性。它的数值等于阻值*横截面积/长度。 三．单位长度电阻RL RL=R/D=P/A 概念：导线横截面是均匀的恒定的，单位长度传输线所具有的电阻。单位为欧姆/距离。 四．方块电阻RS RSQ表示为方块电阻，RSQ=R/N; 单位为欧姆； 概念：长宽皆为恒定的，呈正方形的块电阻的阻值。 理解:体电阻率和单位长度电阻容易混淆。体电阻率为恒定的，而单位长度电阻是跟随横截面而改变的。 单位长度电阻可用来计算传输线的电阻；方块电阻可用来计算平面的电阻。但是所计算的值仅能做为低频时的值，在高频响应阶段还得需要考虑趋肤深度等问题。 单位长度电阻可使用方块电阻来计算阻值。 经验法则：1oz铜厚度为1.4mil=35UM。 0.5OZ铜厚度为0.7mil。1oz铜的RSQ为0.5毫欧。 0.5oz的RSQ为1毫欧. 1oz的铜，电阻在20MHZ信号通过时，出现明显的趋肤效应。 第一章：信号完整性分析概论 高速领域：时钟频率超过100MHz或者Tr小于1ns，信号完整性效应就变得重要。通常将这种情况称之为高频领域或高速领域。 体会：可作为经验法则。大致判断某块电路是否需要进行计算或仿真。对于低于此频率以下，Tr以上的，便可采用大致的经验来设计。对于低频唯一的要求就是联通即可。高一点的要求便是美观工整。按要求设计呗，不用考虑太多SI问题。做好PDS即可了。 信号完整性三种影响和后果： 1.时序；2.噪声；3.电磁干扰。 理解：具体产生以上问题还没有细致研究过。待成为半神再来解释。SI特定噪声源： 1.单一网络的信号完整性；在信号路径或返回路径上由于阻抗突变而引起的反射与失真； 2.两个或多个网络间的串扰；和理想回路与非理想回路耦合的互容互感。 3.电源和地分配中的轨道塌陷；在电源、地网络中的电压变化 4.来自整个系统的电磁干扰和辐射。 体会：单一网络包括从源端，源内阻，传输线，接收端容抗，返回路径。保持信号完整性，就需要尽可能将以上设计成相同阻抗。如果接收与发送不匹配就需要采用T型网络或者π型网络进行阻抗匹配。比如视频信号采用的特殊阻抗为75欧姆，电路板采用的是50欧姆，其便可使用衰减电路来匹配特性阻抗。 任何改变横截面或网络几何形状的特性都会改变信号所受到的特性阻抗。使信号所感受到的阻抗突变如下： 1.线宽的变化；2.层转换；3、返回路径平面上的间隙；4.接插件5.分支线，T型线或者桩线；6.网络末端。 体会：需要注意的是网络末端和接插件，网络末端可以端接一个匹配同阻抗的电阻（引出问题为消耗额外功率，以及减少电流。电阻并接在网络中，存在一个问题即电压为源端电压减去传输线分压。电流为源电流减去各个分支电流。如果源端为电流驱动类型，则有可能导致接收端灌电流太小，驱动不了）接插件可以并接一个电容至地。) 定义：突变—令阻抗发生变化的所有特征称之为突变。振铃：通常认为是因为阻抗突变造成的反射引起的振铃。 不知道振铃的幅值计算是应该采用反射系数来算还是采用Q值来计算。这个待晚上好好研究一下。 实现单一网络信号完整性办法： 1．设计均匀传输线，即阻抗可控传输线；2.优化拓扑结构；3.在关键位置放置电阻来控制反射。 体会：1，没什么说的。特性阻抗恒定的传输线才能保证信号反射最小。2,优化拓扑结构。这个有些疑问，一条菊花链形状的拓扑，每个接收端都相当于一个小电容（负载电容） 那么距离信号越近的接收器，所接收到的信号越好，每过一个接收器，都相当于在线路的固定地点加上一个电容。假设接收端与传输线的分支足够短，那么岂不是相当于在分支点并接一个电容么？造成分支点的阻抗发生变化，Tr变大并且造成反射？假设接收端很多。那么越往后上升沿时间越长，并且信号波形失真也越严重。我的猜想是在一定的结构中，哪怕你做的SI再完美，驱动端的电流再怎么大。信号的频率都有一个局限。过了这个局限，所在拓扑网络中就会有接收端无法收到完整的信号。局限的大小跟负载电容相关。望论坛高手给予指导，我的猜想是否正确。 3，放置电阻，电阻属于耗能元件可以使反射的能量逐渐变成热量。使波形逐渐变的平稳。原理同现在电路上通常采用的磁珠原理一样。虽然说电容，电感也可以用作特性阻抗的匹配，但属于不耗能元件，只会将反射反弹，而不是消耗。 信号完整性两个推论： 推论一：随着上升边的减小，单一网络的信号完整性、两个或多个网络间的串扰、轨道塌陷、EMI这四个问题都将会严重。上升边的减小通常指的是dI/dt或dV/dt ，上升边越短意味着dI/dt或dV/dt越大。7 推论二：解决信号完整性的有效办法很大程度上基于对互联线阻抗的理解。 理解：dI/dt或dV/dt 表示的是在高频信号下，电容和电感对信号的影响。掌握好电容和电感的规律，即可掌握信号的变化。 对于推论二，互联线阻抗（电抗）的阻值同样是建模后各项容抗、感抗、阻抗的串联并联之和。信号完整性处理的唯一办法是尽量让信号感受不到阻抗的变化。这样就很大程度上减少了SI问题。 制约最小时间的主要因素有三个：门输入端读取操作所需的信号建立时间，按顺序切换所有门固有的总时间，以及信号经系统传播到需切换的所有门时间。 理解：以上为选择芯片的准则，考虑到裕量问题，即可知道选多大的上升时间合适，多大的上升时间可有效的被门接收。在设计的过程中，在满足设计情况的条件下，选择上升时间最慢、时钟频率最低的芯片。可以大大减少SI问题。 简单估算上升时间（经验算法） Tr= 1/(10*F) F：为时钟频率，单位为GHZ; Tr:单位为ns. 第二章还有公式可以计算上升时间，即Tr=0.07/F 由于两个都是估算值，所以精度都不够。想获得精准的上升时间最主要的还是看datasheet中给定的值。或者使用示波器测量，通过波形来获得上升时间。; F' O7 o2 M4 E, B 小结：1.信号完整性问题关系的是用什么样的物理互联线才能保证芯片输出信号的原始质量。 2.SI问题一般分为四种：1.单一网络的SI；2.串扰；3.轨道塌陷4.EMI;3.随着制造工业的进步，时钟将会越来越快，导致上升边越来越短。4.为了发现、修正和防止信号完整性问题，必须将物理设计转化为等效的电路模型并用这个模型来仿真出波形，以便在制造产品之前预测其性能。 5.SI信号设计分析四种：1.经验法则2.解析近似（公式计算）3.仿真4.测量。6.解决SI问题一般性方法。1.信号质量：设计最小的阻抗变化，让接收端感受不到阻抗的变化；2.串扰：保持线条间的间隔大于最小值，并增加与返回电路的互感。并且将网络之间的耦合长度减小。3.轨道塌陷：使电源、地的阻抗最小，并减少回路电流变化量。4.EMI：使带宽最小，地阻抗最小。必要时可采用屏蔽措施。 个人理解：电容的基础是电场，用电场分析便可得到电容的全部特性； 电感的基础是磁场，用磁场分析便可得到电感的全部特性。 定义：时域：客观存在的域，以时间为坐标描述信号的变化。 频域：数学构造的域，以正弦波来描述信号的组成。其为时间的一个切点。谐波：频谱中的每一分量称之为谐波。电流的直流分量即为零次谐波的频率。带宽：有效的最高正弦波频率分量。表示电路能体现（通过）频谱中有效的最高正弦波频率分量。 带宽概念本是一个近似值，实际上是一个经验法则，只是粗略的确定了实际波形中频率分量的幅度从哪一点开始比理想方波下降的快。 理解：时域的图形为平行于纸面；频域的图形为垂直于纸面，且任何时间的波形都为时间切面波形的集合（信号叠加）。时域图有助于直观表达，频域图有助于计算和分析。频域由于为了计算方便经常取舍，故表达出的图形没有时域图完整。 正弦波四个性质：1.时域中的任何波形都可由正弦波的组合完全且唯一地描述； 2.任何两个频率不同的正弦波都是正交的。如果将两个正弦波相乘并在整个时间轴上求积分，则积分为零。这说明可以将不同的频率分量相互离开。 3.正弦波有精确的数学定义。 4.正弦波及其微分值处处存在，没有上下边界。现实世界是无穷的，因此可以用正弦波来描述现实中的波形。 理解：感觉没啥用，除了第二条。第二条可以在 硬件设计上用来分离信号。 一．正弦波特征： 描述正弦波三要素：1.频率；2幅度；3.相位。 角频率公式：w=2n*f （为希腊字母，）单位：w角频率，单位rad/s; f：正弦波频率Hz。 二． 理想方波的频谱 谐波幅度公式An=2/（n*π） An: n次谐波的幅度；n谐波次数。方波中n为奇数。 归纳：正弦波频率分量及其幅度的集合称为频谱，每一分量称为谐波。 零次谐波就是直流分量值。理想方波零次谐波幅度为0.5V。 对于理想方波占空比为50%这一特殊情况，偶次谐波的幅度为0； 任何谐波的幅度都可以由2/nπ计算得来。 理解：以上为理想方波的特点。实际的波形即按照自身的频谱化为相对应的方波，从而依靠方波来推导实际的波形。 三． 带宽对上升时间的影响。, 带宽影响：对Tr有影响， 带宽公式：bw=0.35/Tr bw带宽，单位：GHz；Tr：单位ns; 四． 有效的。 有效性定义：实际波形的谐波分量开始比1/f下降的快的多是哪个频率点，此点称之为拐点频率。 理解：又可称为转折频率。计算公司为F_knee=0.5/Tr。 不明：转折频率与带宽相差0.15个点。这个如何理解？带宽与转折频率都是描述信号频谱开始大幅度衰减。描述的相同为何值不同？这两个术语应用场合在哪里？ 注：为了减少EMI设计时应在所有信号中采用尽可能低的带宽。 五．带宽和时钟频率----经验法则：bw=5*Fcolck BW:信号带宽近似值，单位：GHz; Fcolck时钟频率，单位：GHz。采用的局限：上升时间为时钟周期的7%这一假设。也就是说最高正弦波频率分量通常是第五次谐波。5 C g! k. e" ` 理解：把时钟信号看成是方波，所有公式基于理想方波来考虑，值也都是与理想方波相对的幅值来计算。这个上升时间并不准确，只是作为工程初期大致设计时的经验法则。具体还需要看datasheet。$ U3 d! k( w; t0 k* ^7 R" A 理解：上升时间的计算最简单的为直接测量信号的10%~90%的时间，其次是计算利用公式：Tr=2.2l=2.2*RC Tr=2.2l=2.2*L/R Tr总=（Trc2+Trl2）1/2。（l称为“涛tao”希腊字母，时间值为上升沿的67%和下降沿的37%）知道了R,C,L的值即可计算上升时间。其次为预估计法，如上所示。 六． 互联线的带宽 互联线的带宽：能被互联线传输，且损耗不是很大时的最高正弦波频率分量。经验法则：有效指标指的是传输的频率分量幅度减少了3DB，也就说幅度减少为入射信号值的70%。这就是经常提到的互联线3DB带宽。 理解：互联线的带宽含义为：传输线所能通过的理想方波衰减30%时，理想方波的频率值即为互联线的带宽。书面语言为：互联线的带宽是对互联线所能传输的信号最短上升时间的直接度量。度量公式如上：bw=0.35/Tr 。 不明：假设我使用的是一个TTL电路，在临界的高电平电压时，如果衰减幅度30%，那么接收的信号肯定无法识别。那就说明信号并不是有效的。个人感觉怎么应该是高频谐波分量的幅值降低呢？这个需要从新理解。 互联线Tr计算公式：Tr出= （Tr进2+ Tr互2）0.5 Tr互：表示互联线的本质特征。为传输线特定固有的。也即上面互联线带宽所造成的上升沿限制。 经验法则：要使互联线对信号上升时间造成的增量不超过10%，互联线的本征上升时间就要小于该信号上升时间的50%.正常设计大概的裕量皆为10%，所以可以直接采用经验法则来提高设计速度。 从频域角度看，为了比较好地传输带宽为1GHz的信号，互联线的带宽应至少为该信号带宽的2倍，即2GHz。 理解：传输线特定带宽可通过特性阻抗来计算，就是上面提到的Tr=2.2l=2.2*RC Tr=2.2l=2.2*L/R Tr总=（Trc2+Trl2）1/2。这几个公式。通过这个可以计算采用多少欧姆特性阻抗可以使用于设计。不必特别迷信50欧姆特殊阻抗。如果制造方便，易于加工。成本又低。完全可以采用20欧姆或者100欧姆的特性阻抗嘛。 呵呵写到这想起论坛上前段时间的帖子“论为什么PCB钟情于50欧姆和100欧姆”。其实个人感觉特性阻抗越小越好，越小传输线所造成的Tr影响越小，速度便可越快。我猜想假设一个40G速度的信号，特性阻抗肯定是很小很小的。不然Tr畸变肯定很厉害，眼图估计都能闭合上哈哈。在这个电子发展行业中，始终都是追求最快。估计在过几十年。大家画PCB时的特性阻抗肯定会变低。到时候不知道如何计算的人，估计又得死记硬背那个修改版“线宽=2H” 之类的公式了。我想作为一个设计人员，如果不知道这是如何得来的就不算是个好工程师好设计师，而仅仅是画线的民工。永远走别人走过的路而没有创新。哈哈有些小感触，希望没有得罪大家。写到这想起一件事，在我之前做工程的时候，进行传输线的终端匹配。采用的是120欧姆电阻末端并接。想当年曾经问过带我的师傅为什么。回答是：书上写的。没办法，做工程么，所有的都要统一，以方便日后维修。真所谓尽信书不如无书。其实作为控制反射的120端接电阻，完全可以采用50欧姆或者200欧姆。只要能控制反射，就是最好的方式。 本章小结： 1.时域是真实世界，高速数字性能一般都在时域中测量的。 2.频域是个数学构造，其中拥有许多具体、特殊的准则。; 3.从时域转向频域去解决问题的唯一原因就是能够更快地得到答案。 4.数字信号的上升时间通常是从终值的10%到90%的时间。5.正弦波是频域中唯一存在的波形。 6.傅里叶变换是将时域波形变换成由其他正弦波频率分量组成的频谱。 7.理想方波的频谱的幅度以速率1/f下降。 8.如果去掉方波中的较高频率分量，上升时间就会增加。 9.与频率相同的理想方波的同次谐波相比，一般信号的带宽是指有效的最高正弦波频率分量。 10.信号带宽是0.35/Tr。这个是很好的经验公式。 11.只要信号的带宽减少，上升时间就会增加。 12.测量的带宽是指测量有良好精度时的最高正弦波频率。13.模型的带宽是指模型的预测值与互联线的实际性能能很好的吻合时的最高正弦波频率。 14.互联线的带宽是指互联线的性能依然满足指标时的最高正弦波频率。 15.互联线的3DB带宽是指信号衰减小于-3DB时的正弦波频率。 定义：信号：变化的电压或电流。 阻抗：阻碍传输线各点电荷变化的特有性能。值为V/I；表示为Z.单位：欧姆。 阻抗是解决信号完整性问题所使用的方法的核心。 个人理解：在电路设计和PCB设计时，不需要分数字电路和模拟电路。可以都按照模拟电路来设计。只不过可分为干扰性能差，干扰性能好两部分。光考虑数字而不依模拟信号考虑，那么对干扰的理解将会差一些。 对于阻抗来说，其实就是相当于一个放大版本的欧姆定律。一切电路无论什么电路。什么频率这个公式都可以解决相当大的问题。信号完整性同样是由欧姆定律决定的。 本章前言：如果知道互联线的阻抗，那么在生产产品前就可以精确地预测出信号失真的程度和设计是否满足性能指标。 如果有性能说明书，并且知道信号的预期状态。（裕量）就可以确定出互联线阻抗的指标。而如果知道几何结构和材料特性如何影响互联线的阻抗，就能够设计横截面积、拓扑结构、材料和选择其他元件以便使得他们符合阻抗指标，并使得产品在首次使用时就可以工作。 理解：这算是设计分析吧，刚开始分析信号预期。来符合工程要求。。 之后确定阻抗。通过阻抗来设计细节。之后画板子。 一．用阻抗描述信号完整性。 四类可用阻抗描述的基本信号完整性问题： 1. 任何阻抗突变都会引起电压信号的反射和失真。互联线的衰减效应是由串联和并联电阻引起的。 2. 信号的串扰是由相邻互联线的电场和磁场耦合引起的。信号线间的互耦互容产生的阻抗决定了耦合电流的值。 3. PDS阻抗造成轨道塌陷。 4. 最大EMI根源是流经外部电缆的共模电流。此电流由地平面上的电压引起。 理解：1：没什么可说的，这个在日后有公式。 2.引申出电场和磁场的概念。不太好理解，个人认为把他们当成电容和变压器。用这两个有实物的东西来代替电场和磁场的概念比较好。这里想到一个问题。正常PCB设计的50欧姆特性阻抗，大家都按照单一网络设计。其实在PCB上，特性阻抗并不是50欧姆，因为周围的互容和互感同样会造成特性阻抗的变化。对于特殊电路来说，单纯考虑单个网络线宽等于2倍的距地厚度。其实得到的不是50欧姆，所以特殊电路有时会出故障。信号速度越快，出现设计缺陷的几率越大。毕竟传说中的3M原则、2h原则都是经验值，不能代替公式的准确性。 3.轨道塌陷产生的根源就一个，相当于在回路中串接一个电阻，导致分压。在外表上看IC的电压变小了。 4.书上说：在地平面上返回路径的阻抗越大，电压降即地弹越大。由地弹再激起辐射电流。 二．电容、电感的时域阻抗 C=Q/V C:单位F；V:两极间的电压差，单位V;Q：表示电容存储的电荷单位为C.) 理解：实际上，电流并没有流过电容器。理想的电容不属于耗能元件。从能量角度说它相当于一个蓄电池。在电压变化时进行充放电。 I=dQ/dT=C*dV/Dt .电容 阻抗计算公式：Z=V*dt/C*dV V:电容器两端的电压，d V :电容两端的电压变化量 dt：电压变化所经历的时间。 电感：V=L *dI/dt 阻抗Z=L*DI / DT*I I：表示为流过电感器的电流。 理解：在时域中，电容相当于电压源，阻碍电压的变化。电感相当于电流源，阻碍电流的变化。电容与电感在理想状态下并不消耗能量。与欧姆定律共同计算，便可分析所有信号及所有串扰问题。比如说地弹，地弹的原因就是因为地回路上的电感引起的，当开关关断，回路上串接的电感为了保持之前的电流值，便会以之前的电流方向进行放电，来维持恒流。利用欧姆定律来计算，如果阻抗低的话 那么I*R所得的电压就比较小，地弹的幅度也即相应减小。从能量方向考虑P=UI，可以知道功率较小，所以说，当地的阻抗低的话，地弹的幅度减小，放电时间变长。地的阻抗高的话，地弹幅度大，放电时间较短。) 三：频域中的阻抗 1.角频率公式W=2π*F F单位 HZ。电阻、电感、电容数学波形： Z=R 电阻在任何频率时，理想的电阻都为一个恒指。Z=1/WC * sin(wt)/cos(wt) 电容的阻抗幅度为1/WC 。 流经电容器的电流是余弦波；即相位将发生变化角度为-90。- R6 m0 x! a$ M- `/ C. B% j, }$ U Z=WL * cos(wt)/ sin(wt) 电感的阻抗为Z=IWL .相位变化为90度。 计算公式如下：Zc=1/(2π*F*C) Zl=2π*F*L 理解：通过上面两个公式，可知道随着频率的升高，C的阻抗变低，接近于零，电感的阻抗变高，接近于无穷。+ t* r& [0 o" r4 _ 理解：记得在大学时好像听老师说过 电容相当于微分电路，有邂逅性。电感相当于积分电路，有超前性。微积分可用在滤波情况下，来计算去掉干扰谐波是采用超前还是邂逅。 小结：阻抗是一个描述所有信号完整性问题及解决方法的很有效的概念。' |- x! o# h9 T, u/ z 2.阻抗描述了互联线或原件中电压和电流的关系。从根本上说他们是器件两端的电压与流经器件的电流之比。 3.不要把构成实际硬件的真实器件与理想器件相混淆，理想电路原件是对真实世界的近视数学描述。 4.我们的目标就是创建能非常精确地近视实际物理互联线或元件的理想电路模型。然而带宽的存在，模型即不能精确描述。; j; I$ h( W l6 H. m5 s+ y 5.理想电阻的阻值、理想电容器的电容值，和理想电感器的电感值是不随频率变化的常量。 6.在频率之中描述电容和电感的阻抗比较简单。 7.电容阻抗随1/WC变化，电感随WL变化。 8.建立模型从最简单的模型开始建立。逐渐增加复杂性。 理解：阻抗最简单的公式便是Z=U/I ;如果从能量方面考虑 P=UI； 从这两个计算公式推导开，便可分析所有的信号完整性问题是电容过大还是电感过大还是阻抗变化。 概念：电容：无论空间有多远，任何两个具有电压差的导体都存在一定量的电容。 C:表示的是电容量，即存储的电荷与电压的关系的比值。当电压越大，可存储的电荷越多。 影响电容量因素：两个导体距离、两个导体重叠的面积、两个导体重叠面积之间的介质。 距离越近、重叠面积越大、介质介电常数越大，则电容越大。* A f( p* G/ L8 G3 D( X 理解：减少互容的方式根本上为三条：1.拉开距离；2，减少空间上的重叠面积；3.选择低介电常数的板材；基本上PCB设计所采用的方式为1和2.8 K I, s U* E c8 r 电容中的电流 流经电容器的电流 I= dQ/dt=C*dV/dt I：表示流过电容器的电流；; d Q：表示电容器上电荷的变化量； dT：表示电荷变化经历的时间； Dv：表示电压变化值； Dt：电压变化所经历的时间。 理解：其实电容除了漏电流的存在，本身并不流过电流。以上所说的电流，只不过为了计算方便而采用的数学值。从原理上考虑，因为异相相吸，在正电荷聚集的地方，肯定会有负电荷聚集。而负电荷的运动，造成了负极的电流流动。（负电荷的聚集造成了使流过电容的频谱呈-90相位）。从表面上看，就像电流流过电容器一样。但是理想电容器本身不消耗能量，所存储的能量，在外界适合的时候会向外送出，这时电容器负极也会将所聚集的负电荷释放。一收一放，就把能量传递过去了。 平行板电容 公式：C=E0Er*A/H C= (ε_r ε_0 A)/H C:电容量； E0空气介电常数；Er 介质相对介电常数；A，平板面积。 H平板间距。 由于板周围存在边缘场，实际电容要大于近似值，当平行板间距与板厚想当时，板周围的边缘场产生的电容量与平行板近似预测的电容量相当。 理解：考虑边缘场，就要从电场和磁场角度来考虑，由于板并不是理论上的厚度为0的理想状态，所以板的边缘肯定也会发出磁力线向周围空间扩展，当四边的磁力线被底板接收到时，就相当于增加了底板所接收的电场磁场。变相的增加了聚集电荷的能力，所以电容增加了。 但这个值不好计算。 &……*%……&***去耦电容的计算：……&%……&%￥￥% δt=C*裕量*V^2/P t：表示电压下降量达到电源电压裕量的时间，单位秒； C表示去耦电容量，单位为F; 裕量：芯片的电源电压与最小供电电压的比值； P表示芯片的平均功率；V表示电源电压。 理解：本公式可以计算去耦电容的值，对于经验用法上的10UF去耦电容，可以省略了。直接用这个来计算所想要的确切的值，留出足够的裕量，那么一个小功率的芯片完全可以采用5UF或1uF 来去耦，即可以降低成本又可以减少PCB板上的空间。 T 所表示的时间需要参考电源芯片，即电源芯片的反应时间。 通过上面的公式，即可以设计选型电源芯片的型号。 单位长度电容。 单位长度电容是形容单位长度传输线的电容量。公式：C_L=C/L CL：单位长度电容 单位PF/in ;(单位可自己设定)； C：传输线与返回路径之间的电容量 ； L 传输线长度。 同轴电缆计算公式：CL=(2πε_0 ε_r)/(ln(b/a)) a:内部信号导体的半径；b:外部返回导体的半径。 微带线计算公式C_L=(0.67(1.41+ε_(r )))/(ln{(5.98*h)/(0.8*w+t)})≈(0.67(1.41+ε_(r )))/(ln{7.5(h/w)})CL:单位长度电容，单位为PF/in; ε_(r ):表示绝缘材料的相对介电常数； h:表示介质厚度；单位为mil；w表示线宽单位为mil;t表示导体厚度单位为mil。 带状线计算公式C_L=(1.4ε_(r ))/(ln{(1.9*b)/(0.8*w+t)})≈(1.4ε_(r )))/(ln{2.4(b/w)}) B:表示介质厚度；其余同上。 经验公式：微带线线宽如果是介质厚度的两倍即（w=2h）介电常数为4，则单位长度电容Cl=2.7pf/in 。这时微带线近视50欧姆特性阻抗。 带状线：如果介质厚度是线宽的2倍，即b=2w;单位长度电容为3.8pf/in ；相当于特性阻抗50欧姆。 经验法则：50欧姆特性阻抗单位长度电容大致为3.5PF/IN 。 理解：特性阻抗的经验算法，只是大概。如果要是要求高精度，最好是实际测量，其次是计算。因为公式也是近视的。特别是板材的介电常数，随着制造工艺而有所不同。理论上裕量足够的情况下可直接采用理论算法来估计。) 理解：微带线经常因为刷阻焊，或者由于蚀刻。导致介电常数和介质厚度都不是常量。所以特性阻抗仅仅能预估计。如果想要精确的阻抗控制，那传输线必须走带状线，否则制造不出完美的50欧姆特性阻抗的微带线。 理解：电容量的值跟下平面接收电力线的多少有直接关系，与介电常数有直接关系。如果按照电磁场方向来看，即可完美理解电容量的变化。 小结： 1.电容是对两导体间存储电荷能力的度量。 2.电容量是对流动电流大小的度量。 3.导体间的电压发生变化时，便有电流流过电容器。 4.本章的公式都为近似值，若要求精度为10%到20%就不应使用近似。 5.一般来说，导体间距越大，电容量越小；导体间重叠的面积越大，电容量也越大。 6.介电常数是材料固有特性，它反映的是材料使电容量增加的程度。 7.电路板上的电源平面和地平面间是有电容存在的，但这个量非常小，两平面的作用是提供低电感回路，而不是提供去耦电容。 8.若要求精度优于10%，就不应该使用IPC的带状线和微带线公式；9.用二维场求解器，可以用来计算均匀传输线结构的单位长度电容。其精度优于1%； 10.若微带线的厚度增加，单位长度电容也将增加，但增加的幅度非常小。11.当微带线的涂层厚度与线宽一致时，电容量将增加20%；理解：IPC的公式精度为10%，在设计时能满足至少15%的精度。微带线涂层假设不够厚时，电容量增加的并不是很严重。
8 I5 [* j; V2 J) ]% e* r
* N1 \& Y* i. v) Y5 K o. ? | 
/1 
发表于 2015-7-9 09:41
收藏
淘帖
支持！
反对！
发表于 2015-7-9 11:23
楼主
, w+ t2 b) n# J