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等长差分对走线疑惑

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1#
发表于 2008-9-18 12:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如果有一对LVDS差分线线需要走等长,但是由于连接关系,两根线无法做到完全的等长,那么我是优先保证等长呢还是保证差分?
! }6 |7 k2 ^" ~+ h* E, R线长不匹配,会引起时序问题;而间距不一致,会引起差分阻抗的变化,虽然从这个点的角度来看是不符合的,但是整体看阻抗还是近似满足的,加之差分线本身的耦合就不显著。
4 K7 a9 D: j: ~; K; s7 g一直在疑惑,希望有高人可以指点一下,谢谢!" t( ?0 Y) _* Y8 K5 s0 J( l
如图
6 V9 m" {* J* b6 Q% G0 A; ^3 S$ Y6 ^9 K( k6 {. \; M
[ 本帖最后由 emanule 于 2008-9-18 13:06 编辑 ]

未命名.JPG (69.59 KB, 下载次数: 7)

未命名.JPG

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2#
发表于 2008-9-18 15:18 | 只看该作者
本人认为,优先保证差分对内的信号相对等长,因为差分对信号的本质是两个等值、反相的信号,保证相对等长了就是保证了差分对内的两个信号的相位正好是180度.很多时候因为走线和器件pin分布等原因造成走线不能保持相对等长,因此在走线上经常会采取如楼主图示的方法,顺带说一下偶觉得楼主的图片中那个小突起高了点.另外差分的走线间距不一致,会引起差分阻抗的变化,在一定程度是可以接受的,因为差分走线也存在松、紧耦合形式,当然为了保证耦合和阻抗,差分对内的间距也不能拉开太大,一般是两倍线宽。

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Allen + 10 谢谢回帖

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3#
发表于 2008-9-18 15:20 | 只看该作者
个人感觉还是等长更重要吧,毕竟可以允许有+-15%的误差。

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4#
 楼主| 发表于 2008-9-18 16:49 | 只看该作者
感谢楼上两位的分享,谢谢!

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5#
发表于 2008-9-18 22:00 | 只看该作者
其实等长线之间容许的线差,可以根据信号速率来算下的

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6#
 楼主| 发表于 2008-9-19 08:21 | 只看该作者
原帖由 yadog 于 2008-9-18 22:00 发表 7 w4 f5 D7 t$ f& m# N- [! n* Y
其实等长线之间容许的线差,可以根据信号速率来算下的

7 c5 T1 a5 z! i( C8 n' U, z) v" N如何计算呢?5 ^0 @- f" p/ f( X* A" I4 g" y( i# a
可否提供?谢谢!

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7#
发表于 2008-9-19 12:27 | 只看该作者
进来学习学习。

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8#
发表于 2008-9-19 16:15 | 只看该作者
原帖由 emanule 于 2008-9-19 08:21 发表 % A4 b& p1 v1 q3 V+ f2 g# L: V' D
3 d  C* h9 \7 y9 W1 ?. L
如何计算呢?
! S/ P" ?; H, x. g& k可否提供?谢谢!
& E$ l7 E' t& Z- o4 A
& |8 f. K3 l, R( X7 J
比如 对于FR-4走线,取pcb走线延迟为150ps/inch(这里取个典型值)* g" H3 l( j% b" l$ W; A9 m9 G

4 E/ M1 t7 W% g4 ~' o+ @% r4 w对于具体行业,比如要求差分对相位差不超过[email=1%@1GHz]1%@1GHz[/email],( M+ z; d3 u5 z1 T5 a  k' T/ P
那么就是要求走线失配小于10ps,2 o1 d. q1 K: d1 @
再把这个时间换算成pcb走线就ok了8 m$ b! i' Z' I: v) ]7 ~( M
7 l2 y( Q! I: Q2 y/ _: c; ]: j- L
当然各个不同行业的不同应用,相位差要求各不相同,需要查阅相关spec0 ~' j8 \1 q) T4 |7 P
没有统一的标准的

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libsuo + 5 感谢分享

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9#
发表于 2008-9-20 09:47 | 只看该作者
jog out

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10#
 楼主| 发表于 2008-9-21 16:27 | 只看该作者
原帖由 yadog 于 2008-9-19 16:15 发表 ! Y+ K' |5 v6 Z! Y$ C0 T2 W* G
* B9 K9 E7 f2 k' q0 g+ b$ G, `

9 g. b, f" @/ h# Y比如 对于FR-4走线,取pcb走线延迟为150ps/inch(这里取个典型值)
4 w9 M* s6 i- l# k/ I: R6 \! j; |4 |9 k% r: J3 r# ~. x' n$ j: f
对于具体行业,比如要求差分对相位差不超过1%@1GHz,
) m: @  u+ T7 D, v# D3 `1 @那么就是要求走线失配小于10ps,& \4 P( j8 ~+ D: h' G0 {+ p) \
再把这个时间换算成pcb走线就ok了
$ @+ D2 Q: T3 T( N& C/ u8 E" P" |% J3 \
当然各个不同 ...

; @! \. }1 W6 _, x/ I0 B& B
- A. l' w1 i. R' Q谢谢您的回答,受教了,谢谢!

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11#
发表于 2008-9-21 23:00 | 只看该作者
其实主要还是看时序上面会不会有大的变化!

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12#
发表于 2008-11-26 20:22 | 只看该作者
我也看了很多资料,同意12#楼的说法.

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13#
发表于 2008-12-28 10:40 | 只看该作者
学习学习

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14#
发表于 2008-12-28 14:21 | 只看该作者
等长与否直接影响到了共模分量成分的大小, K2 v& F0 l! q+ b4 ]: i
间距问题引起耦合程度的变化进而影响阻抗连续性

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15#
发表于 2009-1-5 15:10 | 只看该作者
在无法满足既走等长又等距的情况下,建议优选走等长,在考虑等间距
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