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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › [求助] LPDDR3 疑问
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[仿真讨论] [求助] LPDDR3 疑问

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l888888h

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1#
发表于 2015-6-30 14:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
各位老大， 对于 LPDDR3 7 h8 r* U7 Y4 M
（1） 地址信号2 M7 ^* h' z+ C1 _0 x" \0 }
         其数据率和数据信号是一样的？ 5 F1 q) }: A$ W; s
         相对CLK，是错位1/2个UI后发出的？
  z" E6 P+ s7 p7 j6 B1 C1 x! R) p
8 b' f" t6 c& e  V! s6 \（2）对于2Rank的情况  ^+ m9 u7 s: y9 \
        一个DQ线连接两个rank，其中一个rank 的 I/O 口工作时，另一个rank的I/O口处于什么状态？
! E  P5 @/ ?+ P5 q
+ \- \# i6 ?' a& l' T: z2 g4 q/ e5 V6 \% i" u% H

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cedzbj
  • TA的每日心情
    开心
    2020-8-31 15:12

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    [LV.2]偶尔看看I
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    发表于 2015-7-8 10:30 | 只看该作者
    cousins 发表于 2015-7-8 09:44
    , `( f% D3 V; @有意思。
    ; s( t. D3 f+ Y' p3 s6 G/ J! Q' d7 b
    可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上 ...

    ' |/ o3 L) @7 Y看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的1 G8 K& \7 @+ S, q

    点评

    cousins
    确实是我没理解lpddr和ddr在ADDR/cmd的区别。抱歉。 看来我得好好看看lpddr的规范了。  详情 回复 发表于 2015-7-8 10:46

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    cedzbj
  • TA的每日心情
    开心
    2020-8-31 15:12

    • 签到天数: 3 天

    [LV.2]偶尔看看I
    推荐
    发表于 2015-7-8 10:29 | 只看该作者
    cousins 发表于 2015-7-8 09:44
    % K! Z9 D. C* ~9 H( n  U  i; q有意思。
    # F% |- p- y" y; z: W6 ?7 v+ }( A; U
    可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上 ...
    9 F, d; v6 ?* J9 O9 M( e
    看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做的原因也告诉你了。LPDDR3不像DDR3可以有16个地址线，只有10个，所以只好上下沿都采了，你看规范里面的时序图都是画的双沿采样，还有看command truth table更加清楚怎么操作的了。其实地址线操作并不频繁用单沿也可以，慢点就慢点，但是规范是这么定的，我也没办法。至于示波器compliance软件怎么写的我不关心，以JEDEC规范为准。还有用两个CS分别控制两个Die仅仅是为了扩展容量了，之前一个die做不了那么大容量就用了两个die并共用了数据线，还有人家CPU架构应该也是32位的，不会像你说的这么傻的
    , H4 j0 S* i7 Z) [9 w% B4 [

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    cousins

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    发表于 2015-7-1 13:50 | 只看该作者
    本帖最后由 cousins 于 2015-7-8 10:56 编辑
    " ?6 c) Z7 R* ~, {& o: ~0 b
    l888888h 发表于 2015-7-1 11:30
    4 \% |0 Z9 e+ J" E) slpddr3的地址信号好像也是双边沿采样
    : ?5 L3 Z" i( _! E9 h: i: y
    ) X2 C, D: j, l  t! J8 j手机平台上的lpddr3有32根数据线，一个rank 也是32个数据IO口，如 ...

    ) x# |- ?, R' F7 I/ F" r5 S) l% I3 E6 G9 h' |0 |
    个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的lpddr3规格书ac timing里也不会出现双边采样。我也不认为lpddr在时序要求上会与ddr有多少不同，lpddr只不过是low power而已。若真能双边沿采样，那么恭喜你，手机平板都能替代市面上的个人计算机了。! j" V. P; p& h5 t, z% Q( a

    0 b$ a, W1 V+ K+ i4 Z9 \7 Z6 j  i9 D, W
    以上灰色字体部分言论不太准确，请不要参考。9 T1 ?; d* n* B' y. b% i0 p
    9 x! \+ J* O% B; G
    至于你说的DQ分支，也没见过，rank和dimm条上的颗粒又有什么区别呢？源同步电路可是并行传输的，DQ如果能复用，何来并行的bit？若是使用chip select那么这个rank就没什么意义，它无法拓展带宽。
    $ C! `" C* D( l" LADDR能复用是因为是用于寻址，不是用以传输数据，同一个地址自然可以给多个颗粒用。6 z# L& x5 {, d) @8 {
    所以...请再确认下。    4 b. ]/ M" P5 V: n; p( \. f& e

    ! u5 N. l$ o- i. {4 I* S$ A' f

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    cedzbj
    表述有点不明，就是字扩扩展，里面有两个Die数据线是复用的，一次只能有一个Die被对应的CS选通工作  详情 回复 发表于 2015-7-7 23:21
    cedzbj
    这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。  详情 回复 发表于 2015-7-7 23:07

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    cousins

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    2#
    发表于 2015-6-30 16:19 | 只看该作者
    Rank不是同时间读写, 而是Memory interleaving进行并行读写
    : D$ ~0 J5 w  C/ P0 J& G所以很抱歉，对于一个dq线连接2个rank，我没能理解。。。

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    qingdalj

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    3#
    发表于 2015-6-30 16:59 | 只看该作者
    楼主的问题描述的不是很清楚；地址信号和数据信号速率肯定不一样，地址信号是单边缘采样，而数据信号是双边沿采样；对于你的第二个问题，不明白你的意思，你的DDR是不是包含两个物理bank？然后才会有你说的一个dq连接两个rank？

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    l888888h

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    4#
     楼主| 发表于 2015-7-1 11:30 | 只看该作者
    lpddr3的地址信号好像也是双边沿采样0 ^1 M. W( C' j

    ) n( ]/ U/ P7 ?7 {$ H# K9 `7 [5 G3 z手机平台上的lpddr3有32根数据线，一个rank 也是32个数据IO口，如果有两个rank， 那么每根数据线就要同时连到两个rank上 （DQ线相当于有分叉）
    + p( P2 B2 i% g: e+ e. I* Y* ]) Y其中一个rank读写时，另一个rank应该是不工作的，那这个不工作的rank上的数据IO口是处于什么状态？
    + \9 j3 x: k3 g4 y高阻？端接？还是依然读入数据，只是读入的数据会被忽略？或是其它？

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    cousins
    个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的lpddr3规格书ac timing里也不会出现双边采样。我也不认为lpddr在时序要求上会与ddr有多少不同，lpddr只不过是  详情 回复 发表于 2015-7-1 13:50

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    shark4685

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    6#
    发表于 2015-7-1 14:11 | 只看该作者
    这样做动机很单纯：在有限的数据位如：32位，为扩成存储器的容量，并行端接一个一模一样的存储器，地址数据。时钟，命令，都是一样的。用处理器芯片来控制他们的先后。至于他中不中断，是否是高阻状态，从我们的角度不关心，我们只关心，从那到那，路通不通畅，就像高速路上的车，管他在哪里下呢。

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    l888888h

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    7#
     楼主| 发表于 2015-7-1 14:41 | 只看该作者
    那在仿真时，不工作的rank上的IO口应该上什么模型？
    + Y: q0 N9 Z& x$ y1 i% x# s和工作的IO口上一样的模型？

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    shark4685

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    8#
    发表于 2015-7-2 14:15 | 只看该作者
    模型是死的，就在哪里，看具体做什么仿真，是信号质量，还是时序，还有这个芯片是作为RX,TX,需要具体问题，具体分析。

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    cedzbj
  • TA的每日心情
    开心
    2020-8-31 15:12

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    [LV.2]偶尔看看I
    9#
    发表于 2015-7-7 23:07 | 只看该作者
    cousins 发表于 2015-7-1 13:508 Q6 N% H6 R, q0 v$ f6 W
    个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的 ...

    ; {  U  ~" S3 x这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。
    3 X) j: n3 p7 w- J( ^- W! J

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    cousins
    有意思。 可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上升沿和下降沿完成两次跳变和锁存的。就看1T模式的好了。我很好奇，既然可以双边采样，想必ADDR的带宽也是和dq  详情 回复 发表于 2015-7-8 09:44

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    cedzbj
  • TA的每日心情
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    [LV.2]偶尔看看I
    10#
    发表于 2015-7-7 23:11 | 只看该作者
    另一个就高组抗呗

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    l888888h
    有三个问题请教一下，谢谢。 （1）对于这个结论有什么可以参考的资料吗？ （2）接受端等效成电容 处于高阻状态 - 这两个描述是等效的吗？ （3）对于正在工作的I/O口，接收端在disable ODT的情况下，是等  详情 回复 发表于 2015-7-9 16:01

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    cedzbj
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    开心
    2020-8-31 15:12

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    [LV.2]偶尔看看I
    11#
    发表于 2015-7-7 23:21 | 只看该作者
    cousins 发表于 2015-7-1 13:50
    7 Z& y' }* G8 X( I: ]. z, R% D个人所了解的JEDEC规范中，地址有1T/2T两种时序采样，还未听说过其会双边采样，至少目前为止，我看过的 ...

    - M! o5 W% w% J% {表述有点不明，就是字扩扩展，里面有两个Die数据线是复用的，一次只能有一个Die被对应的CS选通工作
    ) o8 G) ^7 M5 {: o& @- r

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    cousins

    该用户从未签到
    12#
    发表于 2015-7-8 09:44 | 只看该作者
    cedzbj 发表于 2015-7-7 23:07$ X  ?; C2 H' }7 u& l, c4 t2 k! T
    这个就是你看规范疏忽啦，，确实是双边沿采样。关于rank其实就是字每个CS挂一颗32位的颗粒，确实会分叉。 ...
    ; Q4 o4 R5 v2 Y( B+ Y4 g
    有意思。
    5 \& W) H) L0 i5 H& U$ i
    & u6 q7 G2 i( J2 T$ W可以分享下，你所看到的双边沿采样的ADDR TO clk测试波形吗，我想学习下ADDR怎么在时钟的上升沿和下降沿完成两次跳变和锁存的。就看1T模式的好了。我很好奇，既然可以双边采样，想必ADDR的带宽也是和dq一样了，可是为什么1T下我还是只能测到1个UI为1个clk呢？还有，能解释下，为什么示波器的DDR compliace以及仿真软件的help文件里都是认为addr/cmd clocked into DRAMS on rising clock呢？
    9 S; P0 e8 s$ {* E) R# ?
    + J2 w& X1 r9 z  J2 D+ [! `! w, w2 A7 Y; L- V& i, r  d
    另外cs就是chip select，没有拓展带宽就别扯什么复用。用64位的硬件去做32位的处理，真实有钱烧的慌。
    $ \9 a5 H' Q* k1 [* d
    * U* B& y+ l. g5 g+ y# o1 @

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    cedzbj
    看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做  详情 回复 发表于 2015-7-8 10:30
    cedzbj
    看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate architecture on the command/address bus to reduce the number of input pins in the system.一句话把这样做  详情 回复 发表于 2015-7-8 10:29

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    cousins

    该用户从未签到
    15#
    发表于 2015-7-8 10:46 | 只看该作者
    cedzbj 发表于 2015-7-8 10:30; a: D# V0 b. B) @
    看cousins的口气是觉得我胡乱说啦。LPDDR3规范第三章开始就说了LPDDR3 devices use a double data rate a ...
    ( p7 s9 Z: g, V9 H( F+ E
    确实是我没理解lpddr和ddr在ADDR/cmd的区别。抱歉。
    $ U# A  q9 d# c+ R看来我得好好看看lpddr的规范了。
    - z5 s4 b* G1 i1 y! y8 B) {2 w6 B3 \# n* K

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    cedzbj
    真理越辨越明，嘿嘿。大家都是在相互讨论中学到更多知识和弥补知识盲区。  详情 回复 发表于 2015-7-8 10:58

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