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[Cadence Sigrity] sigrity DDR仿真的 rise time

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1#
发表于 2015-6-12 11:02 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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DDR 仿真中 analysis options 中 rise time 需要自己设吗?设了这个好像没有用

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发表于 2015-6-14 10:55 | 只看该作者
嗜血大能猫 发表于 2015-6-14 10:08
8 y  r6 m8 K9 j回版主,损耗小是整体损耗小,所以觉得是自己没设置好。在提取S参数之前只设置了叠层,电源和port(负极选 ...
2 }9 p/ r, j+ l) s0 J
楼主,你这样讲,设置应该是没有问题的。因为你没有说长度是否一样,我可以问我是不死你的长度不一样呢?按理说同一块板子,如果长度一样,其损耗不应该有via的会比没有via的整体偏小。是不是会有很多谐振点呢?能否把spd文件发出来看看。值得怀疑这个结果。

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版主大大,https://www.eda365.com/thread-109884-1-1.html这个问题也帮忙回个呗。  详情 回复 发表于 2015-6-14 15:51
好的。请版主帮忙看下DQ7的损耗明显比dq12和DQ14小。按理说DQ7应该跟DQ4的损耗差不多的。他们都是2个过孔,等长也相差不大。  详情 回复 发表于 2015-6-14 15:50

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 楼主| 发表于 2015-6-14 15:50 | 只看该作者
菩提老树 发表于 2015-6-14 10:55% N' V* K/ f8 T3 X
楼主,你这样讲,设置应该是没有问题的。因为你没有说长度是否一样,我可以问我是不死你的长度不一样呢? ...

  P/ L: y& \+ H/ b: @好的。请版主帮忙看下DQ7的损耗明显比dq12和DQ14小。按理说DQ7应该跟DQ4的损耗差不多的。他们都是2个过孔,等长也相差不大。3 G. z+ o9 b- m* j( {

S参数.png (152.02 KB, 下载次数: 0)

S参数.png

DQ4DQ7DQ12DQ14.rar

1.23 MB, 下载次数: 29, 下载积分: 威望 -5

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d4,d7 d12 d14  详情 回复 发表于 2015-7-15 14:29

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发表于 2015-6-14 10:51 | 只看该作者
ann_wz 发表于 2015-6-13 11:161 I. Z7 v# e6 T- T
敢问菩提老祖,过孔在powersi里面怎么设置模型,我如果提取pcb的s参数,是否需要设置,怎么样设置呢,,4 _. q5 b) D7 B5 Q& `$ V1 _) Z" \9 v
...

' B8 t6 ~' m2 n) Ivia主要是由PCB转化的时候得到的参数,在PowerSI中主要是设置您的plating。具体设置在上面的帖子中已经有,可以参考。

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2#
发表于 2015-6-12 15:38 | 只看该作者
这个需要自己设置,自己算出DDR的Rise time

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ddr的rise time 也是 10-90时钟周期 T 吗,,还是会更小一点,应该怎么样算呢,,,菩提老祖,,  详情 回复 发表于 2015-6-13 11:17

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3#
 楼主| 发表于 2015-6-12 16:26 | 只看该作者
好的。谢谢版主。我把rise time 设成300ps后再仿真为什么波形rise time没有改变?还有我同样抽取了2根数据线,1根有2个过孔,1根没有过孔,反而是有过孔的线S21 DB更小(在800HZ时有过孔的-0.16DB,没有过孔的-0.34DB),是不是还要设置过孔的模型?4 u& N9 I3 [3 H9 \

7 r* `( k9 J( l; p

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via model 也是要设置的。至于损耗小,是整段小,还是800MHz的频点小呢?  详情 回复 发表于 2015-6-12 21:47

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4#
发表于 2015-6-12 19:08 | 只看该作者
是用speed2000?
% @% `0 v8 M) ?. g4 M; X8 s

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5#
发表于 2015-6-12 21:47 | 只看该作者
嗜血大能猫 发表于 2015-6-12 16:26
* t; ~: W% c: Y4 g' A7 D* ]好的。谢谢版主。我把rise time 设成300ps后再仿真为什么波形rise time没有改变?还有我同样抽取了2根数据 ...

/ @( D+ u/ L4 P( E- Jvia model 也是要设置的。至于损耗小,是整段小,还是800MHz的频点小呢?

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敢问菩提老祖,过孔在powersi里面怎么设置模型,我如果提取pcb的s参数,是否需要设置,怎么样设置呢,,  详情 回复 发表于 2015-6-13 11:16
  • TA的每日心情
    奋斗
    2024-3-18 15:56
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    6#
    发表于 2015-6-13 11:16 | 只看该作者
    菩提老树 发表于 2015-6-12 21:47
    7 u& V* F( c1 ~. Z& K' V+ D: Uvia model 也是要设置的。至于损耗小,是整段小,还是800MHz的频点小呢?
    8 \$ X; L  P, d. N9 ?" [
    敢问菩提老祖,过孔在powersi里面怎么设置模型,我如果提取pcb的s参数,是否需要设置,怎么样设置呢,,5 S6 F8 Y& A8 d. K

    点评

    via主要是由PCB转化的时候得到的参数,在PowerSI中主要是设置您的plating。具体设置在上面的帖子中已经有,可以参考。  详情 回复 发表于 2015-6-14 10:51
  • TA的每日心情
    奋斗
    2024-3-18 15:56
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    [LV.3]偶尔看看II

    7#
    发表于 2015-6-13 11:17 | 只看该作者
    菩提老树 发表于 2015-6-12 15:38
    ; b& n# _5 N% Z( m9 U( I这个需要自己设置,自己算出DDR的Rise time
    5 ]' C, [5 {4 F9 [! v
    ddr的rise time 也是 10-90时钟周期 T 吗,,还是会更小一点,应该怎么样算呢,,,菩提老祖,,. A2 }  }" I7 C/ q" L2 @' z" n

    该用户从未签到

    8#
     楼主| 发表于 2015-6-14 10:08 | 只看该作者
    回版主,损耗小是整体损耗小,所以觉得是自己没设置好。在提取S参数之前只设置了叠层,电源和port(负极选了离正极最近的GNDpin如图),至于过孔模型如图只设置了outer coating material 种类 。

    无标题.png (153.69 KB, 下载次数: 2)

    无标题.png

    无标题2.png (148.06 KB, 下载次数: 1)

    无标题2.png

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    楼主,你这样讲,设置应该是没有问题的。因为你没有说长度是否一样,我可以问我是不死你的长度不一样呢?按理说同一块板子,如果长度一样,其损耗不应该有via的会比没有via的整体偏小。是不是会有很多谐振点呢?能否  详情 回复 发表于 2015-6-14 10:55

    该用户从未签到

    9#
     楼主| 发表于 2015-6-14 10:22 | 只看该作者
    仿真波形的rise time 多少是由IBIS模型决定的吧?仿出的波形上升沿比较抖,请问软件中可以调节吗?

    点评

    不仅由IBIS决定,还取决于你的仿真速率和trace长短,via数量等等。  详情 回复 发表于 2015-6-14 10:52

    该用户从未签到

    11#
    发表于 2015-6-14 10:52 | 只看该作者
    嗜血大能猫 发表于 2015-6-14 10:22
    ; m3 E" _! x2 j3 V; W( I仿真波形的rise time 多少是由IBIS模型决定的吧?仿出的波形上升沿比较抖,请问软件中可以调节吗?
    ) p3 a: Y* a& e
    不仅由IBIS决定,还取决于你的仿真速率和trace长短,via数量等等。

    该用户从未签到

    14#
     楼主| 发表于 2015-6-14 15:51 | 只看该作者
    菩提老树 发表于 2015-6-14 10:55' ?3 E) i# z2 k( g+ P2 ?
    楼主,你这样讲,设置应该是没有问题的。因为你没有说长度是否一样,我可以问我是不死你的长度不一样呢? ...
    - X  v5 K8 F" S6 z4 z: X
    版主大大,https://www.eda365.com/thread-109884-1-1.html这个问题也帮忙回个呗。
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