|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
1.如何在allegro中取消花焊盘(十字焊盘) & }/ E+ t! ~' w2 }* C
set up-design parameter - " z, v4 \4 X/ Z2 J2 E
shape-edit global dynamic shape parameters-Thermal relief connects -
$ Q' D x. h9 I" A+ h% I* j# y" XThru pins ,Smd pins - full contact 5 X7 P0 _) B" i0 e. r5 @
2.allegro 中如何设置等长
/ x/ [& d- _ z( L6 Tsetup - constraints-electrical-net-routing-Min Max Propagation delays 2 e4 N+ j, j3 e. H8 V4 s
选择要等长的net-右击-create-pin pair-选择pin
9 E& y0 P( o/ d( l, y7 f修改 prop daly 的min 和max项
# p I! u' I8 l' k% S4 t6 O3.如何设置allegro的快捷键 ( h$ f. R6 a/ D0 w5 ]+ y# J
修改文件 $inst_dirsharepcbtextenv 或 $inst_dirpcbevnenv
) y- }& M* S5 l) Q g快捷键定义如下
, M; {, p5 F2 Galias F12 zoom out , ^# p! B& k1 U: ^0 Q2 |
alias ~R angle 90 (旋转90 度) & S% P7 u, m. I- c$ P d
alias ~F mirror (激活镜相命令) : Y* K4 H m K7 @! W5 o! ?
alias ~Z next (执行下一步命令) 5 g) B' E# r5 p9 \
alias End redisplay(刷新屏幕)
$ W% C% @) L. t0 a, halias Del Delete(激活删除命令) % G" p% i! O- C; Q0 ?! U
alias Home Zoom fit(全屏显示) , L' z# y$ f. s" a5 ~
alias Insert Define grid(设置栅格) " W( s8 c1 v& U1 h1 C; j
alias End redisplay 1 V3 ~: J( G( E! s3 ~
alias Pgdown zoom out
6 U6 u X; T* K. h! Dalias Pgup zoom in
8 Z* b. d0 h0 B/ a% Z# V8 Kalias F12 custom smooth 1 B+ I( Z! z) h
alias Pgup slide
5 }1 h9 H4 A/ ]9 d+ h+ ealias Pgdown done
9 U) I1 v* V0 e0 J- ]. {alias Home hilight . ^' v7 ?2 H% G9 \/ a& e
alias End dehilight " u8 }" j1 w+ N5 x8 {
alias Insert add connect 5 B& f9 D8 y& s; }* y
alias Del Delete / c/ v$ r/ j: U/ g: q1 G! F
4.如何在allegro中删除有过孔或布线的层时不影响其他层 : ?: e3 G- ~* W: |1 N2 C& f. U
1.输出specctra的dsn文件
5 | `3 R _9 \ t; c1 yallegro-file-export-router-demo.dsn-run 8 S# p! P) b5 s) i
2.产生session文件 & _: F$ m1 A/ n- T; N
specctra(pcb router)-file-write-session-demo.ses-ok 0 f4 S& x) |4 |( s1 |* Z! m2 U
3.删除某一层中的布线和过孔
! c1 ]# G" z4 c" U- Odelete(ctrl+D)-..
7 k5 I) Z( D4 Y1 q) M5 W4.删除allegro中的板层
& U% v6 y/ z1 Z5 l" t% b* tsetup-cross section-鼠标右键-delete
5 X7 C3 e3 ~4 U% V0 H% c5.导入session文件 ) M# Q* E' K( ?6 p/ k8 d
allegro-file-import-router-demo.ses-run
6 N, s3 z/ z4 J/ X. i# t0 y, P+ L; D也可先将通过该层的过孔先替换成顶层焊盘,删除该层以后再替换回来 7 d9 d9 G1 S* D
5.如何在Allegro中同时旋转多个零件 # g7 q; D( A" ?! f4 }! p
1.Edit-Move 在Options中Rotation的Point选User Pick
1 v& s6 r, n0 [2 再右键选Term Group 按住鼠标左键不放并拉一个框选中器件 多余的可用Ctrl+鼠标左键点击去掉.
) ~4 Y6 T' Z" @% P* Q8 [% ]3. 选好需整体旋转的器件后 右键complete.
0 o# L' n8 T) z( }+ n- Z4. 提示你Pick orgion 鼠标左键选旋转中心. # X: ?. f: ^- U# `7 x+ v6 D V
5 下面右键选rotate 即可旋转了.
8 U. N* l1 f& C' Z; I3 C& o8 g/ m6.allegro 16.0 透明度设置
, j6 c1 I, l# D, adisplay-colourvisibility-display-OpenGL-Global transparency-transparent 3 R- Z! P1 A1 u+ V N3 ]
7.allegro Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.提示 : M! I" T; K4 Z: D; {% U
Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.
0 x' U% P0 ^8 N8 i) L不用理睬这一提示 X3 N& h; ~, O! T% j9 k: o
4 R% v$ ]( |1 {( W S. s
8.ALLEGRO 如何生成钻孔文件 1 I/ t0 Y5 _( \# J: u1 I& _
Manufacture - NC - Drill Customization-auto generate symbols 0 n/ I) ^' W$ O0 r1 b+ U2 Y
Manufacture - NC - Drill Legend
# U2 o2 n* n+ E5 v9 D5 uManufacture - NC -NC parameters-enhanced excellon format-close # w+ v2 u# U. c. T0 {" r9 E1 ?
Manufacture - NC - NC Drill-auto tool select-optimize drill head travel 6 y( l7 y% N/ R6 c" w/ Z: w
/ r0 a5 ]' t5 M0 `8 N9.CAM350如何正确导入钻带文件 # u# [/ b8 H8 \$ v( z$ S7 E# L
导进去后MACRO-PLAY-选择(CAM350--SCRIPTS)pads_DRILL-选择钻带的REP文件
/ z7 z1 w5 x4 q2 Y0 s2 H还没测试过，rep文件从哪儿来的呢 3 e' I i& T; e; W
5 W, L2 i( }. Z: H) x" E9 @10.allegro 如何设置route keepin,package keepin & V; Q2 y3 T" z$ M
1.setup-area-route keepin,package keepin -画框
5 m$ M% Y+ J1 c6 S2.edit -z-copy-options-package keepin,route keepin-offset-50-点击外框
6 s$ k, A/ H6 X) B* \
8 _& g" k. S; n4 h/ b! H( C11.allegro 中如何禁止显示shape
" V" x6 e2 {3 d4 [完全禁止的方法没找到
0 I$ W, P% v; `( s |5 j6 ` @" \setup-user preference editor-display-display_shapefill-输入一个较大的数
1 p- y. B3 R5 ^- z" d/ xshape在显示时就不是那么显眼了 1 y/ \3 P* e8 K6 ?% _# \; L
set-user preference editor-shape-no shape fill(v)
2 D- I$ g& U9 k2 C! ^$ P5 q / m5 o1 m U* I9 G
12.如何在allegro设置自定义元件库路径 6 _7 \# E3 a- b5 M. d. r
在下面两个位置添加自定义元件的路径
* m9 L+ H( E& W2 `0 QSetup-User Preferences Editor-Design_paths-padpath
* ?. e8 m1 A# q4 E' WSetup-User Preferences Editor-Design_paths-psmpath % J5 z0 `( P0 n! Q) W# x# N- t
1.在allegro中如何修改线宽
! S! K' m* Z* e" D% v在Allegro的Setup－constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－parameters里一些线宽的定义是否设置成DRC Value。 ! R8 U6 }4 ]! ]. T0 l
allegro 16.0 , }0 g$ J) c7 E1 q3 u
setup -constraints-constraint manager- . S- A4 e2 n8 c5 c& W2 r4 |
physical-physical constraint set-all layer-laye width min-4mil
6 }. w' ]3 \* f1 ?$ A
* O s9 e- m( G& }+ P9 b. o9 v5 r2.allegro 的gloss功能 5 @. L, k5 P5 O3 c5 g) x" M% A
45度角转换
, x: h; p4 ` f' Z$ r+ A drote - gloss- parameters- line smoothing - ok
0 e- s, H' {" Q, x3 D; i2 Qgloss " W4 K, N" ^/ m+ c4 r
圆弧转换
6 Q3 w4 Q* |; S# q2 ^rote - gloss- parameters-convert corner to arc- ok
- p Y" X" o' l, |gloss ; z! k6 }2 Y+ L
泪滴和T型走线
7 M+ W% a! l" L1 p% Nrote - gloss- parameters-pad and T connection fillet- ok " I. y( e* W" i* m
gloss
; u1 s7 M2 T. C局部gloss功能 : G- \) @ z* N: w0 `3 S' b. {% O/ W, b
rote - gloss- windows
) q% w5 J; T7 A2 k9 `( K
; \ d1 y' n( ~ W4 q3.在allegro中查找多于的线头 cline
. m5 z* R0 P4 lTOOLS - REPORTS - Dangling line Report 9 C0 ^* {# P0 t$ g- U, _) ~
% {7 ~% S1 p- \6 A, a' e# \) B
4.如何在allegro中使specttra用45度布线
4 R8 c* w) t: ]5 a+ t/ r2 }route-route Autormatic-Setup-enable Diagonal Ruoting 8 {1 T( i8 h% Z$ V% ]
wireGride,安全间距
* |- q0 [2 B" _* YVia Gride,线宽 9 l' E% n, W5 H6 U& S. b
在specttra出错时可以用route-route Checks 检查错误
3 G6 {4 z' u# ]4 r# n % F. G: i) }1 _, A: |
5.如何在allegro中使specttra保护手工布线
" r F: n2 M- V4 vroute-automatic router-sections- all but select-选择要保护的net ) m3 U( l4 K6 F( P) I: l
3 r4 s. I- i; T( q) x/ q$ X
6.在Allegro中，在布线完成之后如何改变叠层设置
! y3 y! C0 }( M9 h% Q选Setup- Cross-section " e' |3 H& V& Q8 }$ s6 B! s( \1 h
如果要设置板层厚度, 先定义板层材料 , }( K1 Q( ]# R
setup-materials 4 Q3 e! V! l# s( X1 G# f% @" C
9 i/ f1 i! S- E+ ]7.allegro 如何设置布线间距 5 o$ W; U$ E6 |/ E( e8 D
setup - constraints-set standard values-default value form 2 _+ n) K1 N t, Z' m0 | L* F& F
或者
$ W2 S( @$ v& y1 E: Bsetup - constraints-set extended design rules-set values- ... 4 p: T0 W. u' e: x4 O0 \
16.0 X# ?, J7 q- j* o" x; u& q) s. ]
setup - constraints-space-spacing-spacing constraint set-all layers-line-line to - line-4mil
: k7 Q4 c1 C* s2 a9 h设置差分最小间距 ; j: |* T6 f$ [ [$ u, X
edit-properties-(点击net)-table of contents- diffp_min_space
[0 \3 ]; b7 g- U3 ^5 A7 Y
% H$ e5 L8 }4 b; J6 M+ l8.allegro 如何 敷铜(铺铜),并去掉敷铜岛 # I8 s' z/ f1 e/ o6 i
负片 2 u9 E( }, A4 l6 v% G, w7 Z' }
setup —Drawing Options, 在Thermal pads 和Filled Pads前面画勾
) O1 h: B9 D5 s" z/ yAdd shape 画一个封闭区域
! q) ~- C3 x4 _0 V1 gEdit —Change Net （Name）指定网络 & n: J1 ^3 a" S5 d" Q5 P
shape Fill 敷铜完成 : S, F; O! Q( ^% q7 N
正片
5 @4 ]* @3 B5 y" F' G$ m0 C# ~Add shape 画一个封闭区域选择Crosshatch或Solid Fill , b3 t0 W8 D+ y' t% ~4 s8 ?3 A
Edit —Change Net （Name）指定网络
7 K0 p! m) x% y! y" n7 c- LShape —Parameters参数设置
0 q! C' a" i, M' j* H6 X) V" ?& gVoid —Auto自动避让
f% d0 }/ s! t% Lshape Fill 敷铜完成 $ C- \( @: Q" u3 G# ?4 s0 d6 q; r
注意：金属化孔要事先做好flash symbol！ & S% [9 {* C3 b+ {/ b4 s, T
铜区的编辑（shape的修改） . X% G: x3 G; G
Edit — shape 1 L' P8 d" H# [2 q
Edit — Vertex 或Edit — Boundary来改变shape的外部形状 8 S1 u% J5 @' ]+ [7 o2 {
shape — Fill + v+ q% Q- T) b4 j3 C \
--------------------------------------------------------------------------------------------------------- % `- @8 t) c2 H: ]) z$ ]
一、先设置铺铜参数：
+ J: R$ Z! ?5 f, t# Z$ mShape-Global Dynamic Params... . _8 d( C- k5 R) F8 F. G
1、Shape fill取缺省参数 5 y+ D5 x6 b( l0 K* Z- R9 Z
2、Void controls
8 U8 c* E I4 ]. z p4 dArtwork format-Gerber 6x00
3 c2 v+ o: C c+ iCreate pin voids-in line (平滑pin与pin之间因敷铜产生的的尖角)
8 f; k: F, ], r: p J3、Clearance中输入网络间距：如25.00 $ C' w# @; g% ~9 u0 q
4、Thermal relief connects中设定铺铜和同名网络的连接方式 ) [- ~1 W, b% d/ P
二、Shape-PolygonRectangularCircular， & t' }4 u% s' E- \+ s
然后在Options选择要铺铜的层（如EtchTop）， : w# q3 r, [9 @1 K% h1 e" [& ?( {; A
Shape Fill 为Dynamic copper
- z+ M9 K+ c) Q8 m* ^4 O. C- wAssign net name 中指定铺铜要连接的网络（如GND）， + i/ _/ N* {) h* u' a, g1 w
三、铺铜完毕后，如果要删除死铜， % F, ?0 |7 Y# b l
则：Shape-Delete Islands，
0 _: H) V* w6 {: Z$ O# A四、如果要挖掉部分铺铜， 7 s2 q& ^/ y6 C
则：Shape-Manul void-...
$ C2 i! j2 F! N( L-------------------------------------------------------------------------------------
9 n4 f$ o; y' v l& Y* D敷铜 shape add rect-option-assign net name ) q) V. n# j+ m2 I# r
去掉敷铜岛 isand_delete-option-delete all on layer % W! C' F7 E4 r; b- d, o. Y
1.在allegro中怎样移动元件的标识
5 A$ K7 |6 `1 \& D+ Wedit--move,右边find面板只选text~~~
! S' U. _6 [/ i* j% m
( e( W& _8 G$ O2.allegro 查找元件的方法
& m7 o6 D+ Y3 n1 Z3 x' Z9 N8 g9 v按 F5 然后在 Find 面板，Find by name 下面选 Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件 ! p1 ?2 G4 ?: M# K
3 c3 j; F1 q5 |! d7 z! f' x
3.allegro 如何将元件元件到底层 1 Z! ?; C/ I0 I1 _! w% e7 X
edit---mirror,find栏选SYMBOL和TEXT 6 U' u' t& Q* M. L5 U
" i( g. f( w( v) E) R6 c* i
4.在Allegro中如何更改字体和大小（丝印，位号等） & H6 K) g1 V, V! j3 O- a
配置字体 - D/ \% B3 c* n
allegro 15.2
, N# U, W4 S$ [) g& Bsetup-text sizes
% B& n$ j' U! ~( K0 M2 stext blk字体编号
0 K$ _- s+ f& I1 Q/ v; c5 fphoto width 配置线宽 0 u. `/ b0 B5 a, S' B
width,height配置字体大小
, j. P& r' }( b改变字体大小：edit-change，然后在右边控制面板find tab里只选text（只改变字体）
' T: Y% O9 H% w* Y+ y1 U1 V然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 + y. ]' Q. ^7 q) h# o* H
最后选你准备改变的TEXT。 ! H" y$ x) |7 f$ h
框住要修改的所有TEXT可以批量修改 0 Y7 d# [/ I- A. C2 a* c
allegro 16.0 setup-design-parameter-text-setup text size - F( d% L/ J u8 R& R) |3 {' I4 O5 \
text blk字体编号 R! e2 ^1 e6 _, h
photo width 配置线宽 . L9 F- h h* U( p
width,height配置字体大小 ! z6 Y. s& l7 f3 Y
改变字体大小：
6 W3 n' K4 _+ oedit-change，然后在右边控制面板find tab里只选text（只改变字体）
5 G9 e( O% S7 y) g然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 6 |; R& I' K; A( [9 r
class-ref des-new sub class-silkscreen_top
5 ~" ^2 E8 ]. U3 m最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
, p" W' V9 B- u8 i注意： * O+ w O' f5 p' y+ P6 N
如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom 0 a) c# H2 a# b2 D" Q
-------------------------------------------------------------------- # c& j, |! g5 F+ e( x9 W4 l# ]" z
在建封装的时候可以设定 + Z# N" a5 K5 ?' {; V& K5 h: K8 O
: j7 j1 E" q: A6 v# |0 E5.如何allegro在中取消Package to Package Spacing的DRC检测
! V7 g6 Z6 c" |3 u! | isetup - constraint - design constraints - package to package -off
* _1 R% z5 T8 |9 ^9 p 0 t. p3 d) e2 h' a8 R3 N
6.fanout by pick 的用途 6 U2 n6 i6 \# j) B6 z% ~
route－fanout by pick
! O' |& r" l% R: ~2 e. ?! e9 w" K7 m给bga自动的 打via，
2 O0 s0 H# W6 q, ~: I, n对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔
" k( e3 X- P# z+ T' Q2 X % M8 O3 R9 |: i& a1 G# ?
7.No Placement Grid was found 的处理方法
7 i$ V; M a7 g& N+ tedit - z-copy - option-package keepin层 - offset =40 + o4 ~9 L& w# k
或者 Setup - Area - Package Keepin 5 t5 p$ I E! B2 F0 ?
ROUTING KEEPIN 一般内移40MIL,PACKAGE KEEPING 一般内移120MIL
8 T3 B9 c# z. J4 ]0 z k / C% \$ n% u p, R" J4 F8 u4 o
8.在 PCB Editor 启动 Specctra的方法
# F& ]# r5 E, h9 Q7 |8 c( J9 s点击 菜单 route -route Editor 启动
$ O' L% g3 a+ |' [ 6 i% l5 F& ~7 H" O& n
9.ERROR Unable to open property mapping file devparam.txt. (收藏)
/ @* ^- h4 Y7 t7 v. J+ gERROR Unable to open property mapping file devparam.txt. 1 `- b' W9 R9 L- z/ V6 R! ]
解决方法
2 S' P- q% \3 \8 PPspice-Edit Simulation Profile- Configuration Files-
7 G2 u/ Z5 b5 OLibrary- Library path-(orcadtoolspspicelibrary)
: E1 L5 @# f+ i1.请问我在导出shap时怎样连它的网络也一起导出，比如我要导出一块地铜，在我导入这个shap时它还是地网络？ + J8 b; J. g$ F( `( z/ D
' p( X2 L% S7 O1 |你在Subdrawing时候，勾选右面菜单中的 “preserve nets of shapes” 0 N9 I \( B7 H' P
Export and Import时候，都要勾选，记住！ 6 k' i3 ~9 U9 t& |: K; f% Q d4 t
2. % I( f6 f' C% M; l# {
一块以前画的板，想加上倒角但是选outline,不能加倒角，information是rectangle ,
K! G2 J& j/ |4 g. q请问怎样解决 5 O' T) a) Z O
不过dimention里有个chamfer,fillet似乎可以实现的.你要用add line 建立outline才可以倒角,用add rect的就不可以,至于为什么我也不知道. 4 I' u! v5 n) `! p9 s' y( y3 r
3. 7 X# r# V; E8 j+ l9 f& g' C, m
我想让通孔连接表层和地层的铜皮,都定义为地,怎设置可以不显示drc错误提示啊,请高手帮忙,呵呵,谢谢
6 Q b" y( k' e8 e, s有什么DRC 正常打孔连接就好啦~~ 5 _( |( o3 q8 B# f
看不见你的DRC的提示符号 9 a+ [2 n9 f7 U5 _
你可以按F5，选DRC，看DRC的详细信息，并排出 5 ?# W! ~+ G% @
通孔的drc,连接的铜皮的网络要相同,否则要报错DRC.
/ b3 R" ~* k) F7 v: n) J/ A2 t
* ^8 p: Z. i+ J, A/ X4. 8 ~2 B* ]8 f. w @4 Q+ C" v0 M
我在BGA走线时： 线总走不到焊盘和过孔的中间。高手请指导一下是那没有设置好的问题还是？？？？ - v, {4 U% N5 r, v& o
还有我怎么可以单独设置电源和地线的宽度。急问中。
/ T5 ?. g6 W% r7 u C 1. 是因为你的格点过大的问题, setup--Grids
1 u5 l2 I" P* o 2. Edit -- Properties 点击电源或者地 左边框中选择 Min_Line_Width 这是最简单的办法！
. i3 S( t7 v( c* ]! J s8 i j 其他麻烦的方法不细讲！
& A% N0 r2 }* l+ B5. 8 D& e' y( C8 E- c. C7 e) y
出了一个怪异问题,,在一个PCB, 我进行敷铜，闭合之后，却不是个充满阴影的区域．;
& ?/ Q }' K) `- l; ~: ], k. h 而是一个空白的筐筐，对它F5显示的是,classboundary ,subclassall . _! z6 t. j7 f5 R: L
根本不是我操作之前options中选的classetch - {# e2 ]- b0 a8 P8 y. C
subclasstop 1 不知道大家能不能明白我的意思, $ p+ U# E; w* k0 f6 F
哪位高手遇见过这种情况,请和我交流一下,帮我解决.谢谢!
5 ^& z/ O, {; _ a7 U / L7 M7 M2 g9 [/ G9 x& a4 b; ?
确定
! [) s0 _, e1 U( P3 Q4 a! r. p0 N/ |5 I 右边选的是classetch ,
+ X6 r# X% ]1 g4 X0 [1 a) o subtop
% V0 C9 D' D! ~, j0 @$ Z1 Z 还有就是选静态铜可以覆, # R" r8 v7 `6 j& o* x
升级成动态就变成透明的框框,未填充的一个矩形,
# `9 {1 P. x1 A4 m7 Z, f. [ 这个问题很难表述,而且很怪异,都不知道设置了什么, 3 y2 T6 M, F( J; Y
5 C0 |9 N- b9 }( z" } 有一种可能性，就是你top planeetch没有打开，但是打开了boundary了，呵呵
6 H* r% S$ M! a1 n4 J, u' n" o
7 X6 P* h/ S( N$ S+ b: |2 y+ t 还有一个可能。 setup 里面shape的填充模式选的是no shape fill . p, D. I- Y+ `5 e# F
6.
5 `: J! c* z3 v! o) J: e 用cadence SPB 15.7 做单面板，不知如何去设置跳线焊盘，请教
3 L6 X- `' d# }! r8 N4 x0 C k) X& W 相当于做双面板的钻孔，只是选择npht，并且不在bot加入任何东西.出GERBER时，不出BOT的那张. / C0 u; w! Z. _" z
7.
5 `& H' o: f: h$ Y( {" k2 XThermal Relief 的零件时，用ADD flash填好内外颈点ok无作用在命令栏出现 No match for subclass name - etchtop，我先在pad designer建好Padstack的，请问错在哪里？
% ?$ m: f4 E& K
# H0 H- e( }$ B9 W建什么样的Thermal Relief 一般圆的那种, 哪里需要建什么pad吗 不需要吧, 就是add flash, 填几个参数,就OK了啦~~...估计是还有个填内外径差值的那个参数没填或填错了. 7 M- d+ T& T; k# N5 }$ `
1.怎么整体的看封装 " Z' N. T! H# t3 D7 a! |5 t
File-- open.. 弹出选择窗口 窗口的右下角有两个符号 一个可以预览电路板（或封装）的参数 另一个可以预览电路板（或封装）的框架.
`( K/ ?$ v* A$ i# W3 b* h4 X3 i2.如何做板子机构外框的问题请问,在做板子板框的时候,导入的DXF图档中的板子外框没有办法用Z-COPY到OUTLINE,要如何才能将外框设置成完全闭合呢是否在DXF图档的时候就要加已设置,如果是又要如何设置呢请高手指点
$ n- {( r, n( M2 u) S针对不规则板边做Outline是一个比较麻烦的问题，尤其是在不闭合的情况下！
' _& o" o) |0 U; L) m/ d8 h7 Z9 b1. 你可以请机构工程师重新或者单独出一份DXF ，仅仅要板的外框，而且一定要闭合的就可以了！ 4 n4 n8 b9 X0 h& x8 V
2. 一般如果是不闭合的话，都不会差太多，也可以自己手动连接一下，当然，如果不是拐弯角的地方，还是比较好连接的！
: d7 S- W) K* X% t8 _+ f# r$ T以上两项是把DXF整合成一个闭合的Line模式，之后就是要生成我们的Outline了，用change命令，并且一次性的change到Outline层面 与6mil线宽，现在也有很多人不用6mil线宽了！
% Y. I8 n9 ~! \( r谢谢管理员指点,但是在DXF档上看线与线间是完全接在一起的,没有哪边是断开的 9 L& P) g5 ]4 C* d
而在导入的时候看上去也是闭合的,但是就是没有办法Z-COPY
% S8 P2 `" Q8 v7 z# z3.一个建库的问题.
/ v7 l! `* I6 t: N( j" N在建PCB库的时候，点击 ADD PIN 按钮，出现PADSTACK。点击PADSTACK右方的按钮，却弹不出焊盘列 表的对话框.
% @' h4 R, [8 F: o: t我的candence 版本为15.7& ~)
' A9 P2 |5 X" Z# w T在allegro librarian XL（PCB librarian expert）产品下和Package Designer所有产品下都存在这个问题。 + ^8 ]: g) y# a! w1 r
在我公司画原理的人员机器上，存在这个问题，奇怪的是，建库人员的机器上都可以正常使用. 8 ~, w- H* F- k5 {5 n' {+ {
应该是设置的问题。但就是不知道哪里的问题，郁闷中，还望有高手指教。 / f& H# X; W% P. Z) @
2 d* t4 _* m6 @/ |2 q6 c' t5 v- S
碰到过，听说是破解版的问题，但不确定，你可以找个正版来试验下.
6 a$ j8 z v J: _3 W4. 输出gerber文件的时候有问题.
# \7 I( ^( ?7 F准备输出gerber file. Manufacture-artwork 在弹出的artwork control form 窗口里 avaliable form下， 只出现了Top 和 Bottom films其他的想solder mask 等等都没有。 这是怎么回事？ 8 H+ b9 H9 |- `( D h
你需要右键添加其他层面. ! u7 W1 @4 F- n( H$ B- \" }7 m ~
5.关于建扳子的步骤和参数.
! q9 Z1 |8 `' f5 m8 @" V" z8 i我想建一个板子，现在已有它的datesheet，但是我对需要提取的参数和画板子的几个边界还不太清楚（outline,keepout什么的），不太清楚需要画哪几个边界，才算可以。谢谢，哪位高人给一下解答 3 U% V0 L" c6 E6 ]. O
1.按照机构画出outline C# T/ `* l) c* ?4 z
2.按照outline画出Routeki 3 X" _; c8 I$ Y6 q1 b
3..按照outline画出package Ki g( z$ O6 e4 D
轮廓？您是指outline与机构？还是指 他们三个？
; R7 r8 l9 u( `/ D5 F7 Boutline与机构应该是完全重合的.他们三个是重合的，RoutKi 距离outline 40mil. PackageKi距离outline 160mil 4 B8 I: @8 X2 v+ c% u X4 J
以上数据针对主板来说的！
0 J: C" S3 x& N0 ^+ X! C. c+ K: t那对于不同的板卡，我以什么为依据来确定它们的之间的距离呢（outline,routki ,packageki）； 1 v( A1 T4 r9 |3 Q( D
还有，您说的机构，通俗的讲就是它的外观吧，或者外形，长什么样吧
3 |1 W% b. l- G) p3 l6 K# h7 j那只是一般的理論方法和步骤，有时不太适用 4 s* o3 O( Z7 F. I2 n. B# J
一般工程上拿到的都是不規則板形加定位孔。
! r: e5 j% ~! \. h2 S2 e我通常的步驟是先将一些重要的外形和定位尺寸用file -Import -DXF,; O0 R5 ; 2 [. i% S/ E5 U3 v" I! h5 q
指定导入路径，新建一輔助层。划PCB外框时只要z-copy,或手动描划一遍就好了。 , n m `; [! ^) K9 b7 T" H
如何将不規則板形描绘比较快呢如果知道怎么将外形弄成闭合的,就可以直接用z-copy了.
+ v- ]: w/ u2 p( a3 B2 S2 ]4 j X请指点
+ u; a4 L7 Z: h. w" Z0 B& m2 A4 I1.Gerber光绘文件输出时出错，怎么解决 4 o! Z% v. b [
我做完一个PC的板子，在光绘输出时弹出错误提示窗口，请哪位大侠帮忙一下！,
3 _) n# ]; c9 _错误代码为“Database has errors artwork generation canceled. please run dbdoctor”
/ x2 c0 B) n {就是运行DBDOCTOR后，会跳出文本筐把错误详细列出，然后就更具错误提示，一个一个的解决掉就OK了.
: i0 M, d" Z# l& U v5 C2.在alleger_setup_user preferences editor 里的设定谢谢.不知道有么有高手. 1 C: H+ N5 m! Z2 x' o$ Z- {
1.
4 s; F/ g. m* P/ W5 |% e2 E; h3 y0 BAutosave： + ~, [# E" {% c* E6 J* b; \
我们在方框中打勾后系统才会帮助我们自动存档. ' x( X$ b8 W9 {* k$ K1 \1 p) j
Autosave_dbcheck：
# c1 y0 P/ P4 O( e: p& o我们在方框中打勾后系统会帮我们在自动存档前做一下datebase的检查. ' V1 @3 T% t* T* f
(这会使autosave花很多时间，建议不勾选.) " u3 Y9 M' K' W: P8 I
~Autosave_name：
0 w& w2 a, n1 a) {) K ~ N1 W4 j8 [1 h我们可以在这输入autosave 的文件名，如果不输入系统默认的文件名是 ' d% u% `& |/ V( r; T; x+ |2 f1 I
Autosave. . t9 _* Q: X" y* ~3 l
Autosave_time：3 4 u& v& c6 w8 Z+ l
在这里可以输入我们需要的autosave的时间间隔. % k$ R/ j% f5 Y# r g+ j* A
(默认值是30minutes，我们可以在10~300minutes 之间设定所需的时间间隔.)
# b3 R8 _6 Z; [' l" EAv_endcapstyle：
( F- A7 H9 \* X2 r1 N" c2 {W在进行autovoid 是把走线拐角处挖开的形状设定。 1 x9 E; ^' h$ i& J, {
它有三中选择：
4 N7 p% i, m* Z round： 是把它挖成圆弧状
; p1 r+ a+ k( ^' C square：是把它挖成方形的 9 e, O H, H( |* X3 V* J( y
octagon：是把它挖成八角形的
+ S9 S- q2 {7 W它的默认值是：在小于,等于30mil 时会挖成square, ! w; R1 Z8 V4 U+ e$ K& g4 Y- q
在大于30mil 时会挖成octagon
9 l+ G, P5 R( `1 H% w* q DAv_inline： / B& N; t6 m* J$ o
首先要在shape parameters 的form中选了create pin voids In_Line 时.在这
; C3 F7 {8 O0 }* T+ w. [里输入的数值n，是把在n的范围内的pin or via挖在一起.系统的默认值是100,
" I4 _3 D/ |/ {5 L! w6 {0 MAv_thermal_extend：
# l. K# C5 f5 s在这里可以输入thermal relief在autovoid 时于正片连接的长度。（连线和铜箔
- R; A" ^' f4 s+ M* S7 X' T的连接长度不用full contact时）
$ s5 W6 d% L3 H& P! o~图解 3 `2 g6 l# |5 ?& x( l) |1 f
Pad_drcplus：
4 |$ `7 Z5 q' ~& j在这里可以加一个参数，在进行autovoid 时系统会把这里的一个参数加你在 / {/ N) l4 u0 C+ }
oedit shape里设定的参数，得到完成后的一个总的间隔数。 ( P Q) `+ k7 J, g7 A
Browser 4 u/ `( X2 S+ N( p( B3 ]
在这里是设定浏览器的参数。 ( z! N" R4 i, w% I2 R. E+ H4 |
P1 Y% |! m7 q9 Y$ w3 f) l
3.新手请教 7 _* ~1 H! c& j
1.从package symbols中调出的元件J,如何去掉虚线部分(做封装时可以关掉solder mask-top等项,就没了),这里书上说在命令窗口输入replay my_fav_colors按ENTER关掉,但关不掉,.
X) ^& K" g6 d6 [* s1 i" Y2.添加机械符号,选outline窗口里面没东西;添加格式符号,选asiaev bsize 均没有东西,不知是否license问题(我装的15.7,已破解) 9 u* f4 W5 l- R$ I( p5 f
3.原点问题,当然也是大多数都很头痛的问题,随便画一个外框,怎么设置原点,做封装的时候怎么设置原点,什么方法最简单,输入X 0 0,坐标老是不见了 3 s' `1 h$ W" @9 |, b
4.怎样直接调用allegro的封装库,除placementpackage symbols外的其他方法(我没装库文件) " u7 T) R# Q' B6 U" C5 ~( Q+ j
5.感觉这个软件设置原点、做封装很麻烦，那个可以建议cadence公司改进．
) J/ f) @+ U$ Q% O( T & K! _0 J+ c) L) C
1. 2. 沒有讀懂
4 V5 J! r; _; I! S6 v$ e% S1 V1 P) |3. DIP元件一般情況設置第一pin為元點，一般SMT元件設置零件的中心為元點
1 l0 A3 n1 u# j8 f8 [. j4.如果你有零件庫的話，還可以在Placequickplace 下. ) N; g' ~& o4 |' P
8 q* t# j* `3 X
1.就是说如何关掉元件虚线部分
n) G6 w' W. U0 B' l9 i6 A/ u2.添加机械符号,添加格式符号不能用 + p8 {6 I% F8 h4 G% _
3. DIP元件一般情況設置第一pin為元點，一般SMT元件設置零件的中心為元點,这个我知道,关键问题是原点怎么设置,输入X 0 0老是不见了8 i y) 9 r- o* r b+ o" e! o0 ^
4.ok ! ; e' Z J* _5 u' i9 T& G: ]2 Y5 V
% d' `% s& P0 L5 E" x8 f, }% e典型的小菜鸟 7 C- G! i6 `) p5 C
第一：你没有录制my_fav_colors这个脚本，再怎么按enter也不会起作用阿，呵呵) 2 M! M2 N! s7 K. x& t7 }1 h9 S- y2 }
不过你说的什么虚线我没看懂 7 Z7 ]. W, |6 D& G6 @ M" j# @
另外添加Allegro自带的格式符号也不能用吗？ 会不会是板子size设置太小了呢，试着去setupdrawing size里改一改呢，原点也是在这里设置的啊
* W1 _, F6 Q+ F; e Z
% |! Y+ q% |- G9 q8 c: z1.说了是菜鸟撒,才学几天,录制my_fav_colors这个脚本怎么录制我没有安装cd4库文件的原因吗我装上占10G.虚线就多余的啊,我们要去掉的部分. 1 ~7 {' l1 ], |3 |! F
' s. N6 v2 S2 ]2.添加Allegro自带的格式符号也不能用,是板子size设置太小,是根本就出不来.添加机械符号一样出不来.原点只能设置在靠左或者中心,那么手工建立电路板原点怎么设置呢,
: x, m [( P8 N3.利用向导做封装时,选择display下的colorvisibility命令,关掉那些项才能得到我们想要的,另外原点直接选择pin1就可以了吗不需要重新设置,选择焊盘时,用自带的PAD库,还是非要自己先做好焊盘,自带的PAD库窗口看不到,无法测量尺寸,怎么用谢谢! 1 k/ m& G. e, {; x, [2 l$ G
% e) i F7 ?7 s9 F5 I+ ?2 Z
1. 錄制文件在我的教程中應該有！但是你的問題關鍵在於你知道要錄制什麼內容嗎？你在看看書， my_fav_colors這個是錄制哪方面的？ 好象自帶的沒有！ ( p1 ?3 y- `6 v- D* x2 u
2. 你所說的機械符號和格式符號，我沒弄懂
9 k7 Q8 l( k6 _7 Y+ Z; i+ s+ p3.我們在做零件的時候colorvisibility我們都是全打開的，沒必要關閉什麼 5 C; P; j! e; b8 p. q! x6 M
我們都是自己做零件庫的，沒有用過自帶的零件庫！ 也沒必要測量尺寸吧？
; a* b+ `( H/ o @8 P3 o1.ok，ths！
" f) r9 B8 r9 r$ ]2.ok，ths！, ; C# a$ l L g5 x* e& m0 L9 V) }' M
3.那要做多少库啊，为什么都不用自带的库呢？就算不装cd
% j" t4 o# b; z0 y2 D４自带的零件库和pad也很多啊，但无法测量，不知道怎么用？
7 v0 X: Y7 q9 z) xLZ的意思我懂了，原件封装调出来时有一层shape，就是原件所占的位置，LZ想去掉这层shape吧？？？
" _( _2 W; o: h& z2 x1.在net_spacing type里设置了net 的rule为(2020),这两个20分别代表了什么意思
# u" d& B2 y2 w/ J" Y4 k一般情況這個僅僅是給人以參考！代表是 20mil 的線寬和 20mil間距~~. : w; i/ p6 @) `, P! [# [" Y
2.两个via是一样的，然后都是跟shape相连的，但是为什么显示效果不一样呢？一个中间有孔，一个中间没孔，很奇怪，我两个都是打开display plated hole的啊！ : k6 Y2 c8 c. `* a9 X7 V/ x1 ^7 P
我看到你这个都是有孔的吧，只是被铜覆盖而已，您是想表达这个意思么.如果是的话，
6 _$ V6 I* r) F' ^1 你可以看下你的铜是否为静态铜 % S0 [9 c8 j$ V+ r8 L( w- V
2 铜是否有变为smooth , G+ n0 j8 @# B9 X. q# |8 U
请先检查 0 j5 g* s' N) ?9 r6 L8 W6 f$ U9 v
是因为铜的性质不同。
9 m' @9 a( |* y1 y也有可能就是allegro的显示问题，多放大缩小刷新一下，就一样了 4 i% ]9 y2 g! @7 K
如果你铺的是动态铜的话，看下面的那个SHAPE NET是不是被HILIGHT了？
& ]1 V/ @' x8 ?. s* m% F0 ? 1 L; V' K0 W% C, Z! m
3.请问怎么设置过孔？默认的过孔是多大？怎么设置内径和外径啊？另外怎么编辑网络和隐藏网络？急！！！
% a; ?/ R9 o6 R5 ?* D- d! K: D设置过孔可以在setup = Constraints... = Physical...-- Set values....
% M z/ T& g! t/ J1 U$ G- Y默认的过孔也是可以设定的 $ {; K5 { O; R
设置内径和外径是建焊盘时设定的 & { d* d& l/ n2 b- ]2 n3 F5 X/ a
显示网络Display = Show Rats =..... 5 I, x4 @2 \9 d# v, z' ?8 O
隐藏网络Display = Blank Rats =.....
% x* }9 t% i' a% S: V* h ( Q; M$ }) O/ [- L
4.bus线如何copy？？
$ R' w/ w3 D( q6 s我想把连线和via一起向右copy，以PIN对齐，可是都是以格点对齐的，要怎么设呢？？谢谢了。!
9 q# f+ Z" b9 m* H: O, S有些簡單的命令不知道你會不會用啦， ; |2 ?$ Y/ J; X
1. 先設置格點，變成0.01 " K8 j7 T9 K7 ^# v
2. 移動 Line and via 用 ix命令平移
! A3 H+ ~% i9 T3 OK
0 n! V9 h' o1 n; |+ F9 S7 z1.有哪位知道如何删除铺铜和挖空铺铜吗？ 3 U! H% V) Y6 ]/ X6 \- J
删除用DEL， 挖空用VOID ，就是这么简单. $ K3 i5 ^3 P! r( _# D
选中铜箔，按F8键就可以删除了! @& g ^; x1 V- b O
6 \/ }. w' X$ X- T/ A) B若挖空铜箔则先选铜箔，再按菜单栏中的挖铜小图标就可. E' K, E% s& n# W* l
2.怎样保持一致的图形呢
' t. {) m* S( l0 y& v' ?我画了元件，首先画了它的assembly_top层的外形，我怎样把它复制到place_bound层，即画boundary的时候用和assembly_top一样的外形罢工 . 5 w$ W. a9 R9 Q6 Y
注：assembly_top 的外形不在珊格，每次画boundary时候，总是自动连到栅格上，所以它们的外形总不能一致，怎样保持它们的一致呢 .谢谢解答！ , i- ?2 O$ [0 _! C
复制：先copy 出一样的assembly_top，再用change，将assembly_top改成place_bound 8 t g; b- s; Q
注意！！place_bound最好是一个实心的shape属性，而 assembly_top 一般是空心的line，所以，如果按你的想法用复制的话，得到的place_bound是个空心的line0 - |( ^% q& G! v+ `- y4 l
最佳做法是画好assembly_top后，用z-copy 指令，生成place_bound, 不在栅格的解决 请检查你的栅格设定，将你的值定小点，就能画出符合元件实际大小的外框.
: B5 h* s2 W3 G8 t& U8 R' u1 o3.
# a7 d: f9 ]7 d: ja.建立brd文件，在上边画某板子outline，keepin ,routin等，之后导入元器件，布局，布线。
" J0 \6 Q7 f5 b1 A2 ^. zb.把某板子画成mechaical smybol，建立brd文件，在其中导入某板子的mechaical smybol文件，之后导入元器件，布局，布线.
. B% T- {8 A" h9 s7 s2 P这两种方法是否都对？
* L/ ]; c3 N9 R+ E9 i% \; Z0 T它们有无本质区别 : w) @3 _- c6 m1 O. `# y2 j# ^
比较常用的是哪种
% y* w& u; q; S8 v
' w B: W. o# [5 c `2 R- Q, Q实你应该是用两种方法综合来做
! Q1 W- t' W) ~. R1.请ME机构工程师做好机构DXF，也就是你说的用AutoCAD 做mechaical
7 J' I# D7 R5 l0 U& b" X* Z, x2.导入DXF后，画outline Package ki Route ki 8 c( R" F$ s! W# a8 u9 [! b) S
3.net in
* }3 a! r9 I' z! z# `: O5 N4.Placement ' U7 H7 T( A; ?
5.Route 4 M: X; ]6 {* n0 A E' u5 K9 F
6.check - \1 k. ]9 h9 R& i: G/ y9 ~2 E
7.Gerber out
* @( ~9 Q/ r: L3 b这些仅仅是简单的叙述，实际上要比这个复杂的多，不过大概流程是这样的 / o3 p! R, z9 T3 ]
当然，一些小板有时候就不用DXF的，自己按照PDF画outline也可以的~ 都要掌握啊，哈 1 o5 d; @0 Q5 d0 A
2 S$ ~) ]2 H4 w9 \/ H- ~4.请教一个关于标注的问题，为什么ALLEGRO 里面设置的单位是mil ，标注出来的却是英寸。要在哪里修改呢，还有怎么标注任意两点的距离呢？
2 o; W# B, L7 G3 C1 L哪位高手帮忙下，谢谢！ # ~8 v9 }+ H, y" d+ \
demention text里要同步改一下才可以的. $ B/ _) }- B* K' b7 _: b0 F
5.怎样布地平面到原件下面 & v0 z' @: d' F* j
如图所示， 上排4个管脚, 下排4个管脚, 左边从上数第二个管脚是接地，我想让地平面延伸到器件下面， 帮助散热， 怎么才能够做到？ 8 }8 I1 @6 a# p5 D! [& s4 O* [8 a
这个应该不难吧，你把中间那个大的ＰＡＤ在线路里也设置成ＧＮＤ，然后有了ＧＮＤ的属性，这样你再铺设ＧＮＤ就可以一直铺到中间那个ＰＡＤ那里了啊 ! L+ L7 _$ A- k' ]4 x( w
6.shape 怎样自动避让走线
& k! J3 f' U0 t' d- T% Z版图上走线已经布好， 现在想在某一区域铺设正方形铜板， * T. r( t3 p) M4 {
现在铜板铺上以后就和此处原有的布线融合在一起了， 有没有什么办法， 能让铺设的铜板自动在走线经过的地方空出一条通道？
% Z$ i7 z* C: v- K2 \估计你铺的是静态铜，改铺动态铜就可以了。
9 a# [. j) H5 C+ p0 s搞定了！ 没想到 ， 折腾我两天， 刚才突然搞定
b8 e9 L# c/ b, |9 H# zshape- global dynamic shape parameters-clearance ! ^4 q. J, I2 S+ y
设置相应的参数
7 R; n" E+ ?* t; W6 x* J! I Q! ~shape 自动避让走线，shape是什么意思呀，在焊盘里是任意形状，这里又是什么亚？ * n8 i. M: |+ ^4 P
设置shape-global dynamic shape parameters - clearance
% Y7 g1 g! x0 s H! x怎么设置参数呢， 多谢
l# v2 Q: p% S; ^, A4 [shape 自动避让走线，shape是什么意思呀，在焊盘里是任意形状，这里又是什么呀？ ( s" E: C- I7 {- V+ ~4 ^
设置shape-global dynamic shape parameters - clearance
& d% Y( M' [* R3 [" T5 z怎么设置参数呢， 多谢
3 L$ r- w L. ?1 j6 L0 hshape就是铜箔，用于大电流导电散热；防止压板变形，电镀时影响边缘cline质量等问题时使用 " P8 H% }2 X2 n$ P+ g! v. Y
shape-global dynamic shape parameters - clearance
! a& d: ?4 Q% l; n里面默认都为0，这时挖开的大小是调用setup constraint里的值 3 g; i6 i4 Y' @
shape-global dynamic shape parameters - clearance-〉over size 里的值是在上面值的基础上增加或减少的值
* p$ e1 Q, h' N6 `1.怎样设置走线的形状 + H. `: ^, f& V3 f9 N2 K) ?3 N# h6 M
点击 route-connect 以后， allegro会在版上开始手工布线， 但缺省的线的形状是在起点和终点是圆弧形， 怎样修改这个设置， 变成在起点终点走线的形状是平的
. X9 Y4 V+ j. q8 t检查Line Lock是否为Line.一般是line 和arc之间选择.当你走线的时候，你右边的对话框options中有line和arc两种状态，应该在这两者之间切换.route-connect在菜单栏, F9 在line lock 里面选line 角度设45或90度就是直线了.
" y, Z" W' o6 l3 [+ L2.创建一个库元件时，搞错了，如何再打开修改？建元件库时，搞错了层，不知道怎么打开再修改？ 1 X; v- I+ ]! x- q/ T% b
你是指建layout footprint 吗？ 那打开.dra文件重新编辑啊. 2 |( s [3 a, ?( [" W+ L
3.请教个问题 我现在有个原理图和PCB如何可以实现交互 ) ?1 t% O. s; O
使得原理图PCB保持一直(capture&allegro),你指的是把board file的器件rename,然后再回传给capture吗？如果是这样的话，在logic---Auto rename refdes--rename可以实现，将rename.log编辑成rename.swp文件，然后在capture里进行back anotate就基本实现了. 1 p7 D2 q: b- v1 P+ u5 [6 i& O$ m
4.create device命令有什么用 " Z" N& G5 \- O3 V
建立零件之后，通过此命令建立 device file , 是footprint 的.txt 文件.没有device flie 好像不行吧？我记得有一次我导netlist， 后来就提示我出错，说找不到device .
; i* D; o0 d0 s9 A# w0 P5.别人画的一个图让我给做PCB，生成网络表找不到原理图库的路径，我要生成一个库，有人知道CIS电路图可以生成库吗？怎么操作，请教各位同行！！！ 谢谢！
" C3 K" U' l2 j/ K 有线路图就有库啊？design cache里的就是啊，你如果需要保存下来，就重新建个库，再拉进去.在管理面板里面有库.
/ g7 J( f' d( N6.圆型钻孔为什么板子出来是长圆型呢看了别人的设计，一般的那种三只脚的DC Jack，它的脚都是椭圆型的（长圆型），但是在pad designer里面看到的drill是圆型的，为什么板子出来那个孔确不是圆型的，而是长圆型，请问人家是怎么设置的呢 ( I+ _/ f' n1 q: r& l# g) r
其实这个跟Allegro有点关系，Allegro15.2以前的版本是不允许有椭圆孔的，所以大家在制作的时候都做成圆形的，那么如果要怎么变成椭圆呢？ 就是把多个圆孔迭加起来，强制的变成椭圆孔！所以在Allegro中看到的是圆孔而洗板出来就是椭圆的! . y4 P; s/ j2 g# T. L
不是很懂，可是在pad designer里看到的那个长圆型pad 也就只有一个圆型钻孔啊，没有你说的多个孔叠加啊 % {9 b- m1 H/ I f. }
请问，你在pad designer里看，有没有slot size这个值？
/ j; u9 {, X: S- O% E0 F" K8 w如果没有，可能是因为你的allegro版本在15.2一下，所以别人设计的椭圆孔在你这里显示为一个圆孔. # I8 H/ H% s4 `
我的是15。5的哦，在pad designer里显示的就是circle hole啊，没有什么slot size啊，我倒是理解为是不是它的版本低，比如他14.2能做出椭圆孔吗？如果做的出，我这里会不会就显示为一个圆呢？ 我很怀疑是这样的。
( j) I0 f/ H1 ^! R9 b slot size是设置椭圆孔的参数，如果你的版本没有这个参数，应该就是不支持生成椭圆孔。 - N$ K" i! L7 G( Z# y' F
14.2的椭圆孔是由相同的几个圆孔叠加而成，在BRD中看是一组圆孔叠加，在pad designer 里因为只能看单个的孔，就是一个circle hole
3 F5 I0 s2 ?- Q1 M0 c! [% b6 S 其实应该就是版本问题造成的, 14.2的版本你可以出个圆孔,但是在drill图里必须把孔改成你实际想要的形状和大小,就OK啦,反正现在高版本的都可以直接做长圆孔了啊 2 |, b8 d) @! v0 g
7.有人可以告诉我allegro和capture怎么生成封装库请高手指点! _很紧急!有人可以告诉我allegro和capture怎么生成封装库我用的是cadence allegro 15.7,别人给了我一个原理图和PCB让我修改,可是没有原理图库和PCB库,我就没有办法两者之间交互,可以像99那样产生库吗 请高手指点! 谢谢!
9 ?0 b7 h5 }4 F3 B3 W0 l 导出Allegro PCB元件封装 9 N: D* ]2 G: U2 l$ q% j2 s
; x1 \6 }* ^3 E: ^& h
8.请教一个关于Gerber的问题.
4 i' k: K# ~2 j% K# A4 P, f2 Yallegro 导出来的 .art 文件在 CAM350软件里面打开，会变成三个.art文件（比如 TOP.art 在CAM350里面打开会变成三个TOP.art 。分别显示shape和PIN, VIA, ETCH和shape被不同网络via 避开的voids）。请问这是为什么，是不是我在“Artwork Control form”里面设置有错误。还是其它原因？
# s$ d! q, Z6 a/ g7 R, [* v1 g; N没有问题的，因为你出的是274X模式的，这个并无大碍，很多板厂都有收到过这样的类似问题，他们会处理的，并不会有问题！
" X: Y/ @) y/ C# Y$ l" C7 w* @4 f自己合并一下就可以了啊，274X是会出现这样的碎片情况的，呵呵 * s6 l: P9 R6 h6 t1 w h0 F
其实274x格式，在layout方面用CAM检查时是很有利的.
: L& ^: x# L& n! T' u% q 6 I4 l9 B. Z, v% m! M3 I
9.ALLEGRO中EDIT里的GROUPS这项功能如何用
. ]' ], `; p8 e ALLEGRO中EDIT里的GROUPS这项功能如何用，在什么情况下它有用，好比MOVE，HILIGHT零件或线等 ) g/ D) V- `/ V9 a& i0 L2 Z+ f
建立一个group，之后使用Move等命令时候就可以直接对group进行操作哦，具体做法：输入一个名字，敲确定，提示你是否要建group，接下来相信你就豁然开朗了，呵呵
! F( W7 F! D( r1.请教顶层或底层的电源如何连接内层Plane对于四层板（顶层和底层走线），中间两层是GND和POWER，请问顶层和底层的GND NET和POWER NET如何通过VIA连接到内层？如何操作？ 非常感谢。
% o+ X/ m- f2 [; U \ 你内层只要铺铜的属性设置为GND 或者 POWER，表层VIA就可以和内层连接上.
~/ t* S# N& i, [- _7 V 我是这样生成Plane的， Shape- Rectangular, Options-Class-Conductor-L2，Assign Net一项选择Vss。 画一个形状在顶层VSS Pin对应位置。 但是，真的不行喔，VIA没办法连过去喔？ 难道铺铜方法不正确吗？ $ I( v: ~1 W0 y& n$ M* W" @4 `9 s
第一张图：
7 }& t/ J) q \8 {2 S! Y/ v在Allegro PCB Designer下， Cross Section下已经将L2定义为“Negative Plane”，名字是GND。Shape一个形状如图，并且分配了Net是VSS。（注：顶层的PAD是BGA的一个PAD，VSS，鼠线已去掉）。
/ q: I( }9 S; F4 K9 y第二张图：随后导入Allegro PCB Router，奇怪的是这个PAD的鼠线又出现了！先不管它， 点选Edit Route，右击鼠标选“Add via”，但是到GND的未灰色，不能选！（表示无法和GND PLANE连接） * y$ h8 z+ W1 g }$ T1 m( w% g
2.怎么铺设Plane层？铺好后怎么修改？
3 u0 T! H5 r8 f2 f$ B! G铺铜这一步骤一定要在Allegro中进行，Add－shapes－Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－Change net（by name）给Plane层命名。在shape—parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－Fill 。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。 D# w! V% `4 R
3.关于盲埋孔的问题。想知道关于盲埋孔设计上的一些要求，貌似根据加工时层压的工艺要求，不能随便从哪层打孔到哪层的。 & y# {7 }9 N. R( a
设计要求最好先跟你的板厂联系，要根据他们的制成能力来看 ( e7 s& W4 ~/ W# t. B0 F" ^
至于几层板对应能使用的盲埋孔，要根据板厂压合的工艺设计
4 \7 L& e. h, k1 k8 d9 a; k7 D. X; u例如一块8层板1-2 3-4 5-6 7-8(这里是4块2层板)有好几种加工法
. P3 t( \7 ~& v最简单最多见的是首先把这4块两层板打孔(也就是盲埋孔),分别就有1-2 7-8这样两种盲孔和 3-4 5-6 这样两种埋孔,然后把这4块两层板一起压合再打孔,也就有1-8的通孔了,这样只压合一次,生产简单,成本比较底.
8 p; ?, U0 J6 h) B" z如果用3个core做8层板，就是1 2-3 4-5 6-7 8，有1 8两种盲孔，2-3 4-5 6-7的埋孔，还有完全压合后的1-8 的通孔，这样也是一次压合就好 ( |+ T7 Y v0 I9 c$ X
也可以做得更复杂，不一次压合1-8 ，而是分开压。压好几层，再钻，再压，再钻
9 X$ X$ x7 p% n- p0 n但是这样的不良率会大增，厂家一般不会接受 5 K4 O# T4 Y3 |( K
我们公司一般6层板是用1-2,2-5和5－6的过孔，8层板是用1－2，2－7和7－8的过孔，好像这些已经满足了，而且板厂也说这样的孔好作一些的，价格也不贵 5 h, D1 z2 m, ]; g
手机板一般用到1-2，2-5，5-6的6层盲埋孔设计，1-2，2-7，7-8的8层设计
7 [1 x- q' s/ P7 \* _) c, d/ i4.生成Gerber file要哪些文件？如何产生？ ' k3 M6 m5 o+ k+ I" K
在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项， 则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。
2 C( B" Y, j8 a" |1 d( K3 l- T1） 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择 9 \" \4 `( F: C* z( c
all invisibility， 关掉所有的显示. + `$ r/ H6 q# ]6 C
2） 在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package & X' H/ @' y) p* ?( N: G
Geometry)下的silkscreen_top 。 9 C4 [9 z, X8 u, ?3 o- k' z
3） 同样在Group manufacture 中选择Autosilk_top 。 在Groupcomponents ，subclass REF DES 中选择 silkscreen。 7 j2 H! E U; q$ S1 I% S
4） 选择OK按钮 ，则在Allegro窗口中出现 silkscreen_top层 。
# o" h2 s1 z" [+ V在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add , 则在出现的窗口中输入：silkscreen_top, 点击O.K ， 则在avilibity films 中出现了新加的silkscreen_top。
( s& {% ^- d) u9 D1 U6 N. } 注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10） ，来定义还没有线宽尺寸的线的宽度。 # [4 @7 S; z9 U+ x8 I1 ^3 i: K
按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form 窗口中 ，点击Select All 选中所有层 ， 再点击 Apertures….按钮， 出现一新的窗口EditAperture Wheels, 点击EDIT， 在新出现的窗口中点击AUTO按钮，选择with rotation， 则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。 回到 Allegro 窗口， 在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单 ，产生一个.tap 文件。到此，就产生了所有的14个光绘文件。
& c6 n4 @7 `: P E- v( F5.如何优化布线而且不改变布线的总体形状？ 4 Y ~1 _+ T. l, ?
布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－gloss－parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形. 1 c. f- N& _& J- N& I; [$ \" {
6.cadence画图时怎么能把元件挨着放呢，我一放中间就会有间隔怎么能把元件挨着放呢，我一放中间就会有间隔，谢谢.
9 M. H" }8 i7 z0 Q这个是因为你的 格点设置太大的缘故！ 更改格点： ; A& E9 f; T* o( G
setup--Grids
9 e# V* |9 k/ C: p& t- d& S把里面的Non etch All etch 中的Spacing x y 都改成0.01
% C$ Y0 w6 C) n0 doffset 不用管
' L2 Z! s& l* a9 }$ k$ P' f7.allegro 设置问题,期望高手帮忙解答! 0 w" _4 v4 v* A3 q9 V% p3 \
1请问 BGA 要批量打VIA 应如何设置 9 L8 y2 P9 K9 U1 @( D
2请问 静态铜如何变成动态铜 : K% }" a8 @3 ~8 ]" H7 z; f" N' G$ p
3 请问 保存别人图里的元件可否有选择地保存某一个要如何设置
& b' a9 F6 _8 o9 w& w8 _请问 当打开一份铺好铜的图时,如果不把铜删掉会导致机子很慢且还看花眼睛,这时一定要把铜删掉或关掉吗可以优化吗
' @6 X& i% ?7 y* T" B+ m请问 盲埋孔要如何设置 5 l. y' G- w% z8 G
6请问 选择元件或线,变换单位,拉线的时候使那跟线暂停但不会退出拉线命令 这些有没有快捷键
, I1 w# Q! a. r0 k7请问 画限制区应如何设置
# X' _' m! H. v( i3 k9 G8请问 自动布线好用吗因为我试了下自动布线出来的线好象都不能用,是我设置的问题还是说大家也都没有用自动布线我有设安距 线粗 特殊的线,还有没设的吗可否详细说明8层板自动布线在AUTOMATIC ROUTE下的设置及设置的原因
0 i4 g$ ^; z5 n( t/ @% o% { 望能牺牲您一些宝贵的时间来帮助我这个需要者及以后碰到这些问题的同行们,先谢谢了!
+ B1 Y( _ r: I5 R& C1. copy Via 的时候，右边属性框Options里面有 X. Y 各打多少个
2 \0 C+ S2 k9 t! i2 K2.用Shape图标栏白色箭头，选中--右键--Change shape type
# i4 A6 F; F1 q5 ]! X3.呵呵，暂时没发现，
2 C: P1 d' o$ k" T+ R. F# |& G- f0 k4.可以在Setup--Drawing Option 中选择关闭Smooth,这样会快很多。当你做完板的时候记得一定要开启Smooth,并且一定要Update ~ - ]2 J' f6 k5 j5 g% Q
5.我们会做成盲埋孔的Via,这样打孔。
/ j7 O1 ]9 q# _6. 设置Allegro Strokes ,我发布的教程中有提到过 5 C" B% q- K9 ]6 V1 c
7.这个就比较麻烦了，打字恐怕到天亮了，何况文字描述你可能看不懂，哪天抓图给你看 $ I/ \' @5 h3 {
8.我作为新人的时候，曾经学习过自动布线，但是因为我是做主板的，板大，自动布线根本就不行，所以对我来说等同于不好用，不过你要是做两层板，极为简单的，用自动步线应该还可以，具体没尝试过，因为这个命令我都快忘记了，不过针对于BGA自动打孔我们到是偶尔会用到，不过也不太好用,如果你要是做两层以上的板，建议你不要自动步线，太慢，而且99%不能用. + |" H, p6 N8 s' O% d
4请问 当打开一份铺好铜的图时,如果不把铜删掉会导致机子很慢且还看花眼睛,这时一定要把铜删掉或关掉吗可以优化吗
0 y9 h5 `) E; h3 T( ?还可以在SETUP-USER PERFERENCES-DISPLAY中的display_shapfill中设置覆铜象素分离的间隔，参数越大显示的间隔越大，参数为0，覆铜显示为实心铜皮。 0 n" }4 m5 ]3 P
1.你有出4层板gerber的配置文件么？ 6 |2 S5 V, N3 E- q# D/ v, _
我看网上的文档说可以用最新的gerber模式，选择RS274X
/ P. u1 b+ x9 e8 H0 w) V# kRS274x格式早就有了，而且我个人觉得还是不错的，和6X00对比3 # J* G. w/ z3 Z6 p9 u
274X不需要Aperture 文件的支持，而6X00需要，如果6x00没有Aperture文件就会显示异常
* `3 i/ p# K" Y/ R274x在出Gerber的时候，负片层选择etch就可以了，不需要选择Anti
% V- G/ N! M y/ [关于配置文件的问题，每个公司都有自己不同的层面，当然固定的层面都会有，然后大的公司都会有自己特有的层面， # p% z% D4 f$ k! _! O' z
比如说有自己的Logo层面之类的。我了解的有的公司出Gerber是有专门的人出的，我们公司有自己的skill
0 k s2 Z; Q( x# H2 ]9 p. V- h我如果出的话，就是手动配置参数，如果你觉得繁琐，可以自己录制一个 8 q$ \% l1 `( }3 r( Z2 o u
6 R% O T0 C0 S
如果PCB要求一致，可以通过导入上一次的光绘配置文件。直接出GERBER。
9 l9 k* i! y: U% |; ]5 ~方法：
+ [* ` ^2 `# E打开配置好的PCB文件，到Artwork Control Form界面下Select all Aviliable films。右键单击其中任何一个Aviliable film。在弹出的对话框中选择Save all checked。在该PCB所在目录下会生成一个FILM_SETUP.txt文件。 8 R6 P+ {5 ~ I3 m& y; U
打开要出GERBER的PCB，到Artwork Control Form界面下点击LOAD，选择FILM_SETUP.txt读取配置文件即可。 % m7 S, p0 i% o" {
2.同一个brd 文件出光绘文件，比如都出Gx600的，不同的人出的光绘文件，是不是完全一样的啊，我发现自己出的和别人出地文件不一样，为什么呀，各位高手请指教！
* v6 f" W1 x- \# R T 照理说应该是一样,如果不一样可能就是层面的选择不一样而出现不一样的情形.
0 t8 L; d7 W: C! s* }; ]) L8 f+ Z3.对于拼板大家是怎么处理的啊？
3 R- w+ \2 q) d分具体点，如果是同一块PCB由于过于狭长，需要将几块拼成1块出PCB，是怎么处理的呢？是在PCB文件里拼还是直接用GERBER文件拼？
9 r1 S5 _% @. V6 C: G; @如果是不同板子，需要将他们拼成1块出PCB又是怎么处理的呢？
3 i. B7 n: @( G' R1 `) U. e( `拼板操作大家都用的什么软件处理？谢谢^_^
8 ^6 V- [1 W/ d& E2 w1 W6 v应该是用GERBER文件拼的，我们这里做PCB时都是把单板的GERBER文件给加工厂家，他们会根据你的要求拼板的.
' E1 V5 e/ m- L6 C; y* j' f
1 g$ k8 C3 ?" h# J2 d& S我很少做小卡，所以回答您的问题可能不够专业~ + B* g6 r0 B" D" \) x( Y3 `7 @; K
首先，拼板我们会让IE部门确认，（IE为产线的流程工程师），他们会给出拼板的意见，之所以需要他们给意见，是因为他们要为了符合产线打板来制定拼板方案
6 i2 S: T+ C G% F, R& n! b" y其次，如果IE没有好的意见或拼板方案的话，就直接由我们Layout自己拼。是在Allegro中拼板的。
# R& q6 J7 D( V5 o" [+ q针对您说多块拼一块来说：如果outline有方向性标志的话，我们仅仅是copy outline就可以，然后把outline组合在一起，如果需要v-cut边的话就紧密结合，如果需要折断孔边的话，就要分两种：1.板厚 1.6MM 两个相邻折断孔间距：2cm左右。2.板厚 1.2mm or 1.0mm, 两个相邻折断孔间距1.5mm; Z; 1 }1 q# I* m4 e+ g# u
最后，如果针对一块很不规则的板的话，Layout也不好拼板（注意：并不是拼不出来，而是要考虑成本方面的耗材）。就直接出个Gerber给板厂，要求他们拼板，板厂会给出一个最节省成本的拼板方案。
) a _. j/ H+ Z, q q针对不同板拼板的话，我们会单独的出每一块小卡的Gerber，然后把所有小卡的outline copy 到一块板内，（如果有方向性就没问题），然后同样的操作，经由outline拼成一块合板
# E) M, G) X1 z1 i/ q; b( J$ a我一直强调的 有方向性，主要是因为，有的小卡会有零件伸出板外，比如说插件类的，如果是一块四方的小卡不考虑方向的话，把伸出板外的零件边和另块卡拼在一起的话，我们的产线无法在生产完后分板！！此点很重要~~ 如果没考虑到这点话，会让人笑话的~~~ * {/ K* {" o: t/ ]' J
您说的多块拼一块‘仅仅是copy outline就可以，然后把outline组合在一起’是什么意思？ 操作上是指：将单板出GERBER后，再将OUTLINE复制拼接成拼版示意图，另出一张GERBER。然后一起发给厂商生产么？
- r( N4 j9 U- r: {* d需要v-cut边的话就紧密结合’具体操作上怎么处理？ 是指拼接处的outline重合么？ 那样的话V割的宽度和深度一般怎么取值？比如说2.0MM宽的板V割的宽度，深度是多少？
: V# x$ p5 o ~8 k0 x2 p8 G) v6 m& [如果需要折断孔边的话，操作上也是拼接处的outline重合，然后在重合处等间距打上非金属化孔么？ 那样的话孔径怎么取值啊 4 |- H* D K0 V( B b( r
斑竹强调的方向性是在PCB图上可以标示的一个参数么？还是只是绘板时心里的一个概念？如果是一个参数，怎么实现的啊？（自己汗一个先!）
& q9 Q4 x- r6 Z0 U% z‘方向性，主要是因为，有的小卡会有零件伸出板外，比如说插件类的，如果是一块四方的小卡不考虑方向的话，把伸出板外的零件边和另块卡拼在一起的话，我们的产线无法在生产完后分板！’－－－那如果是板子四周都有伸出板外的零件呢？斑竹说的‘无法在生产完后分板’是指零件伸出板外且和相邻的拼板重合的部分会导致制板时无法识别该区域，并造成两板在该区域联体的情况么？ & t: H, \% ?6 B5 V. R+ ^
. 单块板可以直接出Gerber，然后把其他需要拼的板，通过Sub-Drawing方式把其他板的out-line ，Copy 过来 3 `! B y) Y+ S. b' Z
是的，Outline重合就可以，那么V-cut深度如果您指定当然可以，如果不指定的话，每个板厂都会有自己的V-cut深度，但是不会相差太远。
" Z/ G4 x2 Y+ p. @! Z/ }0 && image.height0){if(image.width=700){this.width=700;this.height=image.height700image.width;}} 0 && image.height0){if(image.width=700){this.width=700;this.height=image.height700image.width;}} - @; G* f4 B: i* W% F* K( B
3. 在Out-line重合的地方打上 非镀铜孔NPTH就可以，大小一般我们会用20mil的，但是现在的板几乎不会在去用折断孔的方式了，因为折断孔的方式如果在分板后会遗留下锯齿状的毛刺，所以我们公司都几乎不会用这种方式，现在如果不用V-cut的方式的话，选用与折断孔方式同类的，但是不会打孔，也就是说仅仅是把孔删除，然后在板厂端就先V-cut好，拿到我们的产线打板后直接分板，就不会有毛刺，如下为古老的折断孔 , c) C# i( \& b5 A6 m5 \
0 && image.height0){if(image.width=700){this.width=700;this.height=image.height700image.width;}} 0 && image.height0){if(image.width=700){this.width=700;this.height=image.height700image.width;}} p+ }: M# R- R! r T
方向性主要是指，这个小卡如果有突出板的之零件端，比如说是正方小卡的话，如果有一边有Audio Connect，而这个Audio Connect又是伸出板边的话，就算是有方向性。或者显卡有金手指边的话，拼板后绝不能把金手指向里，如果金手指向里的话，就无法镀金了！~~
8 U8 ~* [$ k$ d5 t, H5，如果小卡四周都有伸出板外之零件（目前好象我还没见到，当然，我很少做小卡），那么就只能用上述第三点中的折断孔方式，这样就不用V-cut分板机去分了。
& G* k" E9 \! i! Y, P 并不是造成无法识别该区域，而是如果有伸出板外元件的话,V-cut分板机一刀切下来，会伤元件！
: |3 |+ w/ S* r0 m, x
; Z7 y; q; }" S% j4.关于DFA_BOUND_TOP的疑问 4 r* j# p( L( i8 r
用15.7以后发现用向导做封装时，会有生成一个DFA_BOUND_TOP层，其大小和PLACE_BOUND_TOP重合。 7 d( ^( I7 C0 \
（以前在15.2和14.2中没有发现会有该层） 5 L- ]0 t# \$ o. H# E' ~! b
谁能帮忙解释下该层代表的用途和与之相关的注意事项么？ 谢谢。 0 e" `* B' A# T; x( m. N
恩，这个我也是在15.7的时候发现的，曾经用过15.5，但是当时没注意，不记得有没有了 * Y/ Z+ y: K, A7 c5 `1 g+ R5 B
DFA_BOUND_TOP：它的应用主要是在Setup--DFA Constraint Spread Sheet 所应用到 , O2 f- A3 u6 R$ Z% M( [. O
现在有很多公司应该会导入Allegro的这个新功能：DFA,它主要作用是在做板之初刚排零件的时候，每个公司都有自己不同的DFA Rule，即：零件与零件排放间距，也是组装时所注意到的安全范围。;
+ G/ R0 T* P8 n3 m+ h+ |4 ]( _举个简单例子，如下图片：Dip-Choke & Dip-Choke 之间我们的DFA Rule设置为 80mil,这样在摆零件的时候，（注意：一定要用图表栏的Place Manual -H 命令）它就会在两颗零件DFA_BOUND_TOP碰撞的地方以圆圈显示，并且在摆放移动的过程中会有迟滞现象
; u2 L6 y) e! E$ c不过个人感觉此Rule并不是很实用，因为虽然每个公司规则不同，但是规定出来的间距都是按照产线的理想间距来制定，这样对我们Layout会很苦难，所以我们再摆零件的时候，虽然有DFA Rule,但是我们没有谁会去遵守，因为我们的Assembly_TOP就已经自己扩大了安全范围~~~ % J5 ]% J0 \; d
以上请知悉~~ 由于下面的DFA Rule,是我们自己公司的，所以不方便全部发给大家，仅抓取一点，以便大家了解~~ : V6 y9 o3 f) Q, ]5 `
- }* w2 u$ ]6 O( ?6 C
5.allegro的缚铜热风喊盘显示问题？
9 Y, H+ I" T3 e8 p我设置的4层板子，第2层为地-负片。在铺铜的时候选择GND网络，但是铺后显示如上
; p0 b& \2 M) V8 F- b可以正常有热风喊盘的形状，而U2确不可以。 1 {+ z6 g$ T4 H$ \
哪位大虾知道请指点下，谢谢了。 7 h* [ V6 o5 J% a0 f/ ]9 d
热风焊盘是用于负片层的导通，针对你上述情况，有两点可能
6 @) g! j" d4 M1 Z$ L* x1.要看你的U2的pad是否有做热风焊盘，也就是说你在做零件的时候是否有制作热风焊盘。
+ }, U0 A% g- x1 a/ ~! G L2.还有你的U2的pin是否是接地的信号，如果是接地信号，在第2层为地-负片就能显示热风焊盘，不接地的话，显示就如你图示。,
) g0 Y$ [1 w! v问题已经解决，是没有加flash symbol所致.汗， flash symbol 都没加，怎么可能看见thermal relief
M* Y# e) J2 M8 U6.请问如何为一个器件增加两个不同的RefDes
8 K$ O( p1 Y8 t N# }9 }在设计过程中，需要为一个器件起两个不同的名字 8 P4 N* v' G7 [6 c; [5 K- A; H
请问如何为一个器件增加两个不同的RefDes ; W- t% X$ X4 `* D0 D. [
软件是不允许给一个器件2个refdes的。 ' |, L4 I4 r! |
楼主要给一个器件2个REFDES的目的是什么啊
* u6 U& |! ]6 |$ ^4 W是因为要给这个器件一个位号和一个说明么？ 9 q. d5 @0 K' j/ I
如果是那样的话，在该器件边上的丝印层上ADD-TEXT就可以了啊。
8 V' ~9 h+ M8 Q3 D$ P, c$ p0 V情况是这样的：用户要求做两块板子，这两块板子的网络是完全一样的，只有器件标号不同。
8 P& A9 b3 K! y! F$ _# D) g因此想能否在己画好的板子上再增加一个类似于RefDes的属性，只修改该标号就可以，而不必重新画一块板了。 $ J3 j, L* E8 D8 b
如果采用ADD-TEXT方式，倒是能在丝印层上加上文本，但是有个缺点就是所加的文本仅仅是文本而已，跟所标注的器件一点关系也没有 * ~$ n' _1 U$ H6 N
既然是两块网络一样，唯独位号不一样的板子，就把另一块的板子位号重新更新1下就好了啊
1 ?" k0 Q3 k( Y7 {% Z2 E: ^1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
1 T0 e: Z, M" K; e8 f2 u) L) T （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）
* G. Z& e/ ~9 ^% I% s2在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
" `4 \$ N( @2 [& ?0 r! t1 H/ x ? （此问题14.1已经解决，而且同样与操作系统有关）
* W2 ?* G% Z( A D$ l8 ~3 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。 2 K" L% Q4 u: h" r
（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个Skill程序解决，以后版本将会有选项供用户选择：
1 |& N! r. \: v' h" H, J+ X% S. y; The following Skill routine will remove invisible " F3 g: F2 a X8 ~2 R
; properties from CLINES and VIAS.
, w" {" B: A; [* Q- l* ]. c o/ V; The intent of this Skill program is to provide
) z# p! ]! U* B6 a! u( E: q- u. {; users with the ability of deleting the invisible ( \+ w- N/ m' S& _/ Z
; properties that SPECCTRASPIF puts on. This will allow the moving
/ ?4 E) N' }/ [! x, j3 v; of symbols without the attached clinesvias once the
6 C, e% }8 a5 b: A( Q4 b X; design is returned from SPECCTRA if the fanouts were originally
_7 o* c* l( q3 I3 X; put in during an Allegro session. ) ]5 _- ~" B9 P9 I8 H5 U: ?
; ( }" `" d# E" b! x2 M% f" c
; To install Copy del_cline_prop.il to any directory defined
7 R# }6 \0 q9 c; within your setSkillPath in your # R% I( X# U( q" I W
; allegro.ilinit. Add a load(del_cline_prop.il) ) C4 s1 Y% f+ |! d
; statement to your allegro.ilinit.
% d3 E( J1 k/ i, {( o, x. I8 N; 3 z6 C' c$ `8 J
; To execute Within the Allegro editor type dprop or $ B- Z9 w/ x1 A( ?7 L' H
; del cline props. This routine should
# w N$ p0 C l; v! H1 P# m; v/ R' v8 }; only take seconds to complete.
2 V/ z& F4 L- V) O3 k;
9 n( J$ E. k6 ?* x" @% }; Deficiencies This routine does not allow for Window or - G. o: a* V9 G% J
; Group selection.
/ S( K2 x* }# n+ q X2 n; 9 I* `7 S, c: i* z# j5 M
; WARRANTIES NONE. THIS PROGRAM WAS WRITTEN AS SHAREWARE AND IS AVAILABLE AS IS " J, v9 }' _- W8 f$ I
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
1 j* z6 \0 p) `% j, m/ D3 d, W0 K; SUPPORT FOR THIS PROGRAM. ; j5 Y8 h. J% V& k# S8 J
;
, y: R" v1 {$ L0 o& {2 F$ c; Delete invisible clinevia properties.
7 h( U# x( o- w;
- G9 Q) c: P6 e( b8 q3 [3 Q8 xaxlCmdRegister( dprop 'delete_cline_prop)
3 y5 x5 {& A) e3 k* X% L2 @axlCmdRegister( del cline props 'delete_cline_prop)
3 Y6 @, u7 l: @1 C(defun delete_cline_prop () 6 X3 x5 @1 j, ?" P. _0 }
;; Set the Find Filter to Select only clines
4 B6 G9 i$ \0 v3 I9 E5 n (axlSetFindFilter enabled (list CLINES VIAS)
8 N r7 c( `- ]( ~ onButtons (list CLINES VIAS))
! [) G1 A7 m7 r' t& j* F ;; Select all clines
( D, }# z' q8 q* @9 Y2 w/ ~ (axlClearSelSet)
% {/ n. E2 y9 m: m1 ` (axlAddSelectAll) ;select all clines and vias $ C' Q# |/ }: ~, P* T2 V4 _
(setq clineSet (axlGetSelSet)) 0 }+ o, t) X7 S
(axlDBDeleteProp clineSet SYMBOL_ETCH) ;Remove the property
0 F2 U# T' q% r; M (axlClearSelSet) ;unselect everything
/ }4 Y! G# H |7 P)
) x z8 @! V2 I# s! n5 ?4 {4.用贴片焊盘（type=single）做成的package，用toolspadstackmodify design padstack...编辑，发现type变成了blindburied。为什么会这样？
3 P( U% ?% C1 p( G. K0 O% h （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single） % @; @$ O% q+ Y+ Q2 C
5.修改过焊盘后以同名保存（替换了原来的焊盘），但是用toolspadstackmodify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？ 5 ^1 G0 ~4 t3 G+ @2 q- F
(修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的) 8 G- R1 ^+ g5 I, {$ p* x+ C! e
6.打开padstack editor就会出现这样的提示：pad_designerCan't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。 # E! g5 I% V$ ?
（请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）
+ x$ i( A4 ^) ]5 d1 i7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!
' @ j. X7 A% ] （15.0版本将增加Undo、Redo功能）
9 ?1 F9 q9 U* J0 Q s8，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。 0 l7 Q' [+ ]3 L3 ~' \: D- O
(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.)
' r: n5 s" e8 S8 `; W' v1 K9，公英制转换偏差太大。 + Z9 F/ d w7 h% b0 e& H2 ]
（由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）
9 A! {* e- T ]* ^+ v/ S6 V10，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。
3 F' H. u9 |" ] （Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了）
( i5 r! Z6 d, M8 m; g9 ~3 T& D11，Allegro里没有对齐元件的功能。 ! f* T2 S8 t. p5 m
（后面版本的Allegro将会有对齐功能） " {5 L- X3 _/ ~: X; T0 n
12，垃圾文件太多，不知那些有用。
k& `6 F4 ~ F3 O9 w( ?, d+ W （Cadence实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。） ! l' Y) L" ?, R! `1 g7 i
13，Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。
# H. Y/ n9 @4 n0 `$ V( K9 g (在Allegro右面的Control panel-Option中选择Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式) 8 V0 N1 X; z+ u/ N( C5 c
14，编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。
) E$ P9 p9 T! \9 R0 S6 `4 b& [ （可以通过调整GRID来修改铜箔，这样一来更容易）
& S' ~; r$ F5 r15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.
- h, `. \& q4 B* L% d T, d16.ALLEGRO鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显. # v' M& M6 f3 S' L# O1 o
(方法一：可以在setup-user preference-display中，勾选display_nohilitefont项，将高亮设为实线显示；
7 V. Y1 S* H8 f+ g. t方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表；
1 J# m1 E9 Z O0 c方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)
, T: ^0 c6 Z7 ]9 h" i6 o三种方法配合使用，会得到更好的显示效果。 # _, m3 D$ H0 p1 z+ B/ X- V; e9 D
* H0 g: A1 m; [7 u/ {& s
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。 1 f( x+ {% n+ D# F0 N6 h3 z. B. O5 A
(使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，因此就不能再进行输入，不过这个问题是可以改进的) * S P6 ?& k3 Y3 }7 I
18．在ALLEGRO中没有网络也可以走出一根走线.（很容易造成多余的线头）并且清除线头及多余过孔也不彻底！（GLOSS命令） 0 I, `( \; a6 S, h
(如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。
( @1 J* d- I! M1 g 对无net的断线头，可以通过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。 - M% O% d$ W3 |8 L' S. u. X
& O$ |* z) q: Q2 X
对有net属性的断线头和VIA,可采用
0 ?) D6 a* X0 {9 E, s 在ROUTEGLOSSPARAMETER下,选中1,2,3项,点选GLOSS即可：
7 _+ I; U% d' i点击左边的方按钮，还可以改变参数的设定。 " |/ X8 \" V+ J% p" X
19．14.0的原理图到14。1的PCB转网表时在空板时可以转入，但是后来网表变化，不能转进来
% e _. g) y6 B K8 n' K（报错：NET NAME ALREADY EXIST），有时换一台机器即可，随机性很大！ 3 v" @8 Y& z# S ?/ ^: t6 s% @- X
（此问题已解决，请安装最新的补丁盘或到下面地址下载补丁程序、安装：
0 r$ v/ K* F1 l6 V) c4 Y5 iftpftp.cadence.compatchesPS ... B14.10-s018wint.exe & H9 H. Z7 l4 q: ]: T! X2 l' s
ftpftp.cadence.compatchesPS ... e14.10-s056wint.exe ）
, u, N5 \: `& m) ~" Q7 V0 l3 D2 y; e20．ALLEGRO中最好可以方便走排线。 # ]; M' h% W1 m. d% z
(CCT具备此功能。Allegro走排线功能正在开发中) 5 t+ [0 ~4 P4 p% o1 ]4 O: b
21.用Net logic 改变的网络不能反标至原理图 6 g! e! N6 u1 S( d
（可以。用tool2-design association可以反标网络） % l: v4 |7 [/ e/ v+ _
22.Allegro没有BUS走线的功能，差分线不能同时布线 ! B$ R6 w. A% I$ K; F* M. ~6 X
(目前走BUS线可以到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大加强) ! t/ W! ]0 x! T9 g* u
23.CCT差分线布线困难，经常不能转弯，而且有时候想单独处理其中一根线时不被允许
# O- W1 d- g6 H8 P1 b （这种情况可在ALLEGRO中处理,15.0将会对此做较大改进） : I6 e3 L( f/ b0 L% T* g
24.布线时设定过孔，无法用预缆方式，只能自己去了解过孔名，然后自己敲名字。 & Y) t, q( Z; ^6 F
（这的确是一个缺点。该问题已列入15.0改进计划） # W- C2 Q4 u# |7 [$ h* g
25.在allegro里推动过孔时有可能会冒出一大堆错，还不能undo.
1 o- {3 l8 k7 ^2 g9 T （14.2对过孔的推挤有很大改进） % c: x3 \+ L7 P3 J' f
26.有时优化走线时，旧线还需要再手动删除。 ! e% R6 c5 N" A" h) |, z
（优化走线是在原走线的基础上进行，因此不会有新线产生）
. I$ I3 ?5 S6 H; M27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET) $ T1 }: T: X' O
（在14.0版本以后，Allegro增加了未布线的最小线长检查，可以通过对环境变量CHECK_MIN_DELAYS的设置来实现，如果设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离） " _2 G$ Z" e" d; Z4 M, D+ C n/ L, x
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.
+ f( q9 x& A9 s, f m: l（问题提的不很清楚。从14.0开始：
5 i4 g3 b5 Y8 ~1、因为添了约束管理器,不能从高版本的向低版本传递数据； * \$ Y% m+ T3 v
2、uprev13.6的板时Flash symbol也需要uprev，勾选use preference中Misc里面的old_style_flash_symbols即可；也可以使用批处理转换，DOS命令： 3 r6 n, q9 Y* h6 X
FOR %%f IN (.bsm) DO flash_convert %%f
3 u; c' ^2 O% c- T0 {# E" U3、如果跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）
; J3 T" n7 A) x$ H7 \% T. c29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来, 4 b4 V0 s: e/ Y( T& m+ x6 M
但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY) 3 x- I3 E( g3 z7 u% h5 v3 n; i
（应该是路径方面的问题，不然Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你可以这么试试，在concept里重新以Phisical方式Add这个器件，然后Export（用Update Allegro Board 并且勾选ECO） 7 N T2 F' W# d. y: H l& I
|
|
/1 
发表于 2015-6-4 16:16
收藏
淘帖
支持！
反对！
楼主
hysical->all layers->vias里添加B/B Via即可。
n-line DRC(随时执行DRC)$ J: P3 F/ \; ~( h. ]# t' q
