请教：Allegro约束管理器中BUS添加NET失败。

george3166

请教一个问题，烦请帮忙：1. 我在allegro约束管理器(Constrain Manager)中添加一个BUS，如下图所示: 首先创建BUS:CLK_BUS_POST RD, 然后再把NET：CK0_C，CK0_T加入BUS中。
+ h& j. j/ p+ m1 J" k% c; j+ g; E
2. 确认OK后，在此CLK_BUS_POST RD下显示的只是XNet： CK0_C，而没有成功添加NET：CK0_C，CK0_T？如下图所示。请问是什么原因导致的？谢谢！




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kevin890505

BUS不是随便创建的，BUS顾名思义总线，你在命名上必须符合总线规范。你可以建立一个class，这个是根据你需要的牟总分类依据来建立的，比如这一组都是时钟，都是复位，都是电源，都是需要走20mil宽度的，都是阻抗有50ohm需求的等等，自己想怎么分就怎么分

george3166

谢谢回复。您请看第二张图我也创建另一个BUS：CLK_BUS_PRE RD, 它就可以添加NET：CK_C,CK_T。

dzkcool

是不是XNet:CK0_C已经包含了这两个net？

george3166

dzkcool 发表于 2015-5-14 11:31
是不是XNet:CK0_C已经包含了这两个net？

4 G+ T% c( u6 Y' I! e看起来是的，但是我不知道如何来改，我试过选中CK0_C 信号，然后Edit-->Properties，选择Delete Signal_Model，现象依旧。
1 S1 U3 R- a1 I, T

kevin890505

george3166 发表于 2015-5-14 10:41
& g- Z+ K' }. u+ g" _谢谢回复。您请看第二张图我也创建另一个BUS：CLK_BUS_PRE RD, 它就可以添加NET：CK_C,CK_T。

6 G& A7 X) Z" C/ P# c那我理解错了可能，不过严格意义上来说，这种划分成class是比较科学的 ，当然，只是个人习惯。

dzkcool

george3166 发表于 2015-5-14 13:47
! G- ~- `. r, \& K7 Q看起来是的，但是我不知道如何来改，我试过选中CK0_C 信号，然后Edit-->Properties，选择Delete Signal_M ...

你要把XNet:CK0_C所接的分立器件模型去掉，而不是把这根信号的模型去掉。去掉分立器件模型后，这根Xnet也不存在了。

george3166

dzkcool 发表于 2015-5-15 09:58
你要把XNet:CK0_C所接的分立器件模型去掉，而不是把这根信号的模型去掉。去掉分立器件模型后 ...

我把CK0_C接的器件模型更新就可以解决问题了。非常感谢！