关于DDR设计的一些疑问

田园青山

各位看官：
: O1 Q' c# S8 @! v2 }/ q      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
7 {0 z% I# m4 l1 m数据信号包括DQ，DQM，DQS信号，共分了四个组。
/ b: j! v% a/ i) j! p( D. ?同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。

: B# P& i8 j* U9 {

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

/ u2 d' F: y( p8 g- k因为是新手，所以产生了一些疑问：
1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
7 Y3 u( h  ]. i$ g& W9 q, L2 HA、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
; ^  s) q- y1 q4 I% G$ e/ U3 D6 LB、阻抗值是通过什么确定的？

, i, s) [' m6 k7 Q5 _/ Q1 U3 y跪求解惑！！！
4 I' {8 i3 }( ]2 D' }$ s

jimmy

1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
' c9 ~! \: E' r4 J  M) D
2, A 可以。

- h, K/ I& G( f% bB,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。

flywinder

楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

不再专业

不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

田园青山

flywinder 发表于 2015-4-16 18:11
$ O# ^  Y+ u0 Z& L楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

这样一说俺就明白了，谢谢

田园青山

jimmy 发表于 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil

2, A 可以。

7 t6 I, h; Y' j4 c谢谢大师解惑，明白了
/ A% w. y) i: H  b0 K

田园青山

不再专业 发表于 2015-4-17 09:20
  y; q' k0 H- H4 a$ M& i不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

1 U' ^, A+ g, S( r4 s谢谢指导

cn_kingback

学习了。

jxcrleo

  X& {! M1 H' M! W: o/ I学习了。