求大神：有个客户问，怎么用alium designer的原理图生成fpga的约束条件

史努比 · 发表于 2015-4-8 17:07

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如题

史努比 · 发表于 2015-4-8 17:10

fpga的约束条件是不是可以是一个文件，altium designer 和cadence原理图是不是可以直接生成一个fpga的约束条件文件，可以直接导入fpga编程软件中去。

puniaoren · 发表于 2015-4-23 14:16

本帖最后由 puniaoren 于 2015-4-23 14:19 编辑

没搞过从原理图生成FPGA约束文件的，貌似没有这样的。正常来说FPGA的约束条件，都是约束信号线之间的时序的，比如要求某时钟线延时最大最小是多少，数据线的等长等等的，FPGA内部很多信号线你在原理图上都看不到，咋约束？
FPGA的约束条件可以单独列一个文件，不过一般都不这么做，通常是在对应的源文件里

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