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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。& W: W# u, Y4 I2 M9 C1 G
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
  X. |% g' J. R% u8 X
7 m: v" c7 a* G- |, s- N9 i3 A+ k  K点Cmgr图标等长处显示:
2 l. f8 A8 Q6 B5 V# p4 ?9 k6 k2 i) `# @
在SigXplorer查看,正确的地方为:2 H. u  t) w4 u( s8 {9 H
- C1 D- `+ ^8 W  ~+ k$ t1 h1 Z" q+ p' w

' N; V" P0 w, d5 W) V% q: O& r异常的网络为:% I0 P( b9 J7 e" m" y! @

1 w) O, f# N8 N; A* y9 O
, D6 {# y0 x) o1 a& ]0 w

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2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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