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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。1 X# s5 e- G5 G, }: M
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
" `/ a, T/ E1 F6 }  o
) L9 M$ h, S4 O. A. T0 t点Cmgr图标等长处显示:
0 s* j* A; W  L+ X2 d& w/ R* k( \/ b% {( z/ M( e
在SigXplorer查看,正确的地方为:
0 U" J) |1 X9 x0 r0 P) ^6 U
/ Y8 ]4 a" O; W" X3 ?" J/ Q" I
* ^0 u- J. g/ n. u6 k+ B  E异常的网络为:
: W. `* B7 v# z
7 D8 P4 }7 B% B$ n- c6 T: F- A+ Z: M0 w: p' C3 s

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2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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