allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？

错误如下：
LISTING: 1 element(s)

           < DRC ERROR >

  Class:           DRC ERROR CLASS
  Subclass:        ALL
4 w8 U) @0 Z* C) a  Origin xy:       (-772.35 1153.00)
  Constraint:      Net Schedule Topology
* H5 A0 a& J- d* Q/ D7 y9 r  Constraint Set:  ECS2
0 D+ K( v; J6 _7 _' N6 D  Constraint Type: NET ELECTRICAL CONSTRAINTS

1 e2 G3 L; W: W0 @# R8 w  Constraint value: VERIFY
3 C6 v$ f, t3 i- q+ W  Actual value:     DOES NOT VERIFY

  - - - - - - - - - - - - - - - - - - - -
8 q/ m+ \( \* k" t8 C( }  Element type:    SYMBOL PIN
9 ~7 g, j! k$ t7 l5 N  V, U  Class:           PIN
3 [/ n0 {4 r  W0 C
9 h' ?+ j# i6 y  PIN:          C254.1
# S# A: S' c* ~; v& Y  pinuse:       UNSPEC
  location-xy:  (-772.35 1153.00)
  part of net name:  DSCK#
  - - - - - - - - - - - - - - - - - - - -
- |# G& N3 [1 c5 {! i2 u' w* P  Element type:    RATSNEST TPOINT
7 a0 c  N; w' }1 l: }2 ^9 y  Class:           DRC ERROR CLASS
% U: W5 Z' }0 ^& Q/ b& P  Subclass:        TOP

  Name:            DSCK#.T.1
2 x2 w2 J  ]* t( n( d
  (-745.00 970.00)

! X+ S! h2 v. c- l+ m8 U3 S6 Q  - - - - - - - - - - - - - - - - - - - -
  @, H; R4 Q) o1 S$ T) S# }7 q

$ S- c. @1 g: {! ?0 ^  g5 b- H1 y

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

ddddddddddddd