allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？
. U- ]( {% P3 t
错误如下：
LISTING: 1 element(s)

" I  g0 b+ P1 i4 ]: ]( {- N           < DRC ERROR >
3 P* V, }# X" H, y' g  A% L
. ?) X+ [7 W3 g+ P9 c. u  G  Class:           DRC ERROR CLASS
  Subclass:        ALL
  Y  Y6 g4 `6 z& v5 Z) e) ?, E  Origin xy:       (-772.35 1153.00)
+ i7 W+ D  e! \  r+ v9 R  Constraint:      Net Schedule Topology
3 m0 u+ b2 f7 M# s  Y3 r  Constraint Set:  ECS2
  Constraint Type: NET ELECTRICAL CONSTRAINTS

  Constraint value: VERIFY
2 `0 `: i" B" k2 c7 D, N  Actual value:     DOES NOT VERIFY
) r, R8 e! K6 T# a# X% Q
' X8 C) p) z5 l+ y: [. d/ n  - - - - - - - - - - - - - - - - - - - -
% c% \. D; O3 ?. I% N# w  Element type:    SYMBOL PIN
2 |2 ~& L' k! ~  Class:           PIN
, e1 q$ b1 H- V* x) i4 F
  PIN:          C254.1
9 w# g' n: k8 J; r; Y2 I  pinuse:       UNSPEC
) @! F4 r* g4 x7 C% D8 u! m  location-xy:  (-772.35 1153.00)
8 w  u  p2 C( e( f' p# U- W# l7 u  part of net name:  DSCK#
1 h7 h% X4 R- ?0 I  - - - - - - - - - - - - - - - - - - - -
  p" N' T) e2 k8 l  g- a  Element type:    RATSNEST TPOINT
  Class:           DRC ERROR CLASS
/ R: J% N2 O2 `  X9 W  Subclass:        TOP

  Name:            DSCK#.T.1
7 Y3 @  _+ a' x% i3 T- E: J
  (-745.00 970.00)
- i: A! w  N+ Y- Y0 W, i1 T
! f, ?' X0 s0 o4 E+ \  - - - - - - - - - - - - - - - - - - - -

, m$ E; ]: H/ ~
8 f+ H$ a) t# x3 B) a

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

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