DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
) N$ X0 d$ }# a$ v3 {+ J昨天在科学园的课程很精彩，顶一个

影响力  超级大

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
DDR3采用菊花链式的结构，能支持更快的速率。
9 R9 [) b9 }" }6 B6 T  Y
, ]* c) I( ~6 Y! C7 h" D0 E
' ]& g) f9 r) `* m
; q" g; C/ M# T- d7 s* E( D+ M7 Q5 vDDR2经典结构的T型的拓扑
2 @" k! G9 P" R  o$ o9 }
1 x2 _' U$ s3 V8 n* M$ K( Z- ?9 h

shark4685

Write Leveling 机制

5 P, v) D. Y# `% V因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。

在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
3 \. b! Z& d! E/ x
通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：

DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
这段时间叫做TVAC，它是跟信号的速率相关的
# e  o% k2 Z) S9 v6 ~7 ~3 \即使时序裕量是不满足，TVAC的要求也必须满足。

" u7 p6 j- p$ U) o( [; H

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
9 n" X9 x: J8 n7 K6 V* R* a. f顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
8 X( D1 n8 A2 q2 `
# c/ W  ?" c" E/ y
% o7 ?& }/ P/ R8 a. z
NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
) C1 r: G2 _# ^, N: _8 fTANGENT LINE 是切线
2 i$ N( L# f/ L! N6 c
2 l: B) _% b% \0 f上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
( [6 z8 f1 z; s8 Z
4 X- f( T$ b- M9 f3 N" _

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

) q$ m7 F, G" z9 X" {9 R4 ]0 F上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
! ~9 U9 H8 a% _. l# U' M

shark4685

DDR3的突发长度（Burst Length，BL）
1 _/ K3 }+ k, ^  t4 T
由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
. @# ?$ \* h+ j& mDDR3为此增加了一个4bit Burst Chop（突发突变）模式，
: j) T  g: f! x即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
: }- y( ~/ T) E4 |. F8 p/ M届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
任何突发中断操作都将在DDR3内存中予以禁止，
且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好