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楼主: shark4685
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DDR3详解....各种技术参数

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16#
发表于 2015-3-13 11:20 | 只看该作者
david.dan 发表于 2015-3-12 14:56# @) i$ S+ Y* ?
昨天在科学园的课程很精彩,顶一个
) a8 P! q. E5 B% u! Y' F2 D
影响力  超级大 6 `+ @- W% @9 [

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17#
发表于 2015-3-13 11:28 | 只看该作者
周三的讲座不错。期待中

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18#
 楼主| 发表于 2015-3-13 14:30 | 只看该作者
Fly-by的时钟拓扑结构- A: P3 ?: n; g1 S% i
DDR3采用菊花链式的结构,能支持更快的速率。
' m0 \/ `' I6 L  M- V. y
8 _1 l; D9 q+ V) `9 {' `! m7 ~) c( m 9 H, g5 O$ K. b9 e; Y$ C7 ^# \' n
7 [; b0 ~" O8 Q% c# v! H
DDR2经典结构的T型的拓扑1 S' G! I3 `! c" Q; v

; d2 a' j4 L$ ~5 i4 `2 z ( N# v& V" Z' ]" x6 q9 N) g# d. i+ r

9 i1 g$ ?% q" E6 ]1 ?

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19#
 楼主| 发表于 2015-3-13 14:40 | 只看该作者
Write Leveling 机制
. l3 x/ c3 `' ?+ S: E
1 x; w+ T: L( |% z4 o因为DDR3为了更好的信号质量,达到更高的速率,采用了fly-by的拓扑结构,时钟到各片的物理距离变的不一样了,所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制,其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
; z: ?4 P! @& S' D
$ K8 I( F4 P8 o% ]在系统初始化的过程中,控制芯片与SDRAM通过数据信号进行通信(training),控制芯片根据收到的反馈信号进行内部延时调节,很显然,控制芯片到每一个SDRAM的延时都会不一样。
' P4 w& Z4 [  K1 M3 u3 A- V& l
/ w1 w1 w+ |. J! G( p4 {2 {6 h通过这种机制,使得每个SDRAM看到的时钟,数据和STROBE信号,就跟在DDR2看到的一样。

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20#
 楼主| 发表于 2015-3-13 14:52 | 只看该作者
TVAC的要求:( e& A" c) T0 o4 W3 t. E1 J
  H' D: c1 f; h* ^% l
DDR3信号必须在VIH(ac)以上,VIL(ac)以下保持一定的时间# w, k+ Y0 U2 Y. i" T3 z1 g
这段时间叫做TVAC,它是跟信号的速率相关的4 I4 l/ f8 v" I* F8 r2 D
即使时序裕量是不满足,TVAC的要求也必须满足。
7 Q1 J6 ?+ e9 X$ U( R  ^0 P/ S4 s* W
# S5 T% n. t% g; Y

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21#
发表于 2015-3-13 14:53 | 只看该作者
加油,楼住,好像理解起来越来越难了。基础不好啊。

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22#
发表于 2015-3-13 21:35 | 只看该作者
顶贴啊,如果把图贴出来,最好把图中的东西都解释一下,比如nominal line等等

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23#
发表于 2015-3-14 14:22 | 只看该作者
ccnow 发表于 2015-3-13 21:35
. X5 e% U: K; }8 p0 J: p4 ]顶贴啊,如果把图贴出来,最好把图中的东西都解释一下,比如nominal line等等
. v. }9 I& x. c
sorry,这位兄弟,JEDEC规范截图只截了一半,如下位NOMINAL LINE 的定义
) l* ?: S8 i5 o, y" J5 y( ]
  T% h. Z8 e5 t8 @% v' n/ p 2 f8 b' p$ |6 e/ N
, a/ j- T6 F' V7 H/ i4 c
NOMINAL LINE 翻译成中文是标称线,标称趋势的(两点直连)( v- B7 B: a. q$ j' ~- c
TANGENT LINE 是切线! t/ M1 J, C3 h  Q

+ u( Y7 b7 c1 P' U5 x上面这两个公式是用来计算建立时间(setup time)的上升/下降时间的斜率。% b( [8 l% C  ?( c- p
# n1 D3 p. g) J4 r! N9 V

' U' `" y9 W1 i+ k/ j5 C+ @) v4 e. }7 y$ C" |# i4 ~7 w) Q

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24#
发表于 2015-3-14 14:26 | 只看该作者
不懂,顶版主。。

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25#
 楼主| 发表于 2015-3-14 14:33 | 只看该作者
sorry,这位兄弟,JEDEC规范截图只截了一半,如下位NOMINAL LINE 的定义9 J" V0 F( Y2 K% T- a7 K

- }/ A6 X. G' {7 i+ @2 z* h( \NOMINAL LINE 翻译成中文是标称线,标称趋势的(两点直连)/ V: A0 h6 z/ v5 [0 {
TANGENT LINE 是切线
0 f# f4 U# m) y. C# v5 Y3 X' I 1 `1 m' O; f; t+ [" V/ _, m7 D, Y8 v
上面这两个公式是用来计算建立时间(setup time)的上升/下降时间的斜率。% v6 L9 Z8 I9 E! D" r
) {# u* A, O8 Z

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26#
 楼主| 发表于 2015-3-14 15:49 | 只看该作者
本帖最后由 shark4685 于 2015-3-16 14:40 编辑 8 p; m! r0 _* s2 h1 L( Y

+ c" J% S: j, \8 `4 WDDR3的突发长度(Burst Length,BL)
2 v" m1 U. u. L( b, n3 m2 e) p0 m# E

% e, l; w9 u1 j9 o/ d) N2 X! d由于DDR3的预取为8bit,所以突发传输周期(Burst Length,BL)也固定为8,
6 a0 V5 i8 A) a) H而对于DDR2和早期的DDR架构系统,BL=4也是常用的,- A- p) t% f8 s
DDR3为此增加了一个4bit Burst Chop(突发突变)模式,
% p+ ^$ R, Y2 a4 y, |7 P) i即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输,
+ m7 q2 I0 ~9 j% w$ M5 p" [届时可通过A12地址线来控制这一突发模式。而且需要指出的是,' ~7 R8 Q7 W5 t; j$ m/ x) \. Y
任何突发中断操作都将在DDR3内存中予以禁止,) @8 b6 @9 i5 a# B- M2 s
且不予支持,取而代之的是更灵活的突发传输控制(如4bit顺序突发)。- s& E5 A+ O& R4 x  Z7 a6 c- w

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27#
发表于 2015-3-14 17:28 | 只看该作者
必须仔细听课。

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29#
发表于 2015-3-15 12:45 来自手机 | 只看该作者
感谢楼主分享~~~~~

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30#
发表于 2015-3-15 18:06 | 只看该作者
能解释一下DDR4就好
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