DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
昨天在科学园的课程很精彩，顶一个

影响力  超级大
' K/ z) Q- A2 [; }# {( f

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
1 f' f* t: H" R; F3 v! i% {DDR3采用菊花链式的结构，能支持更快的速率。



DDR2经典结构的T型的拓扑

: |2 ], C% K8 B( J/ [
+ D9 n8 v# y4 W7 x
. X0 B6 V% ^2 s2 i2 S1 e

shark4685

Write Leveling 机制
( }" f5 ^, @. }3 Y9 e! X0 N
因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
  x$ p2 ^! \+ \$ ]
在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
3 m4 N1 A' c1 V- M% I
通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：
3 v. @, d" k9 b
DDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
! s8 p- z) u/ D! {% y这段时间叫做TVAC，它是跟信号的速率相关的
即使时序裕量是不满足，TVAC的要求也必须满足。
( U) I* W; S- ?

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
  }' m9 `. n2 Z: k# y
' I2 ^. ~( Z; {% S/ c4 d, a5 D+ S

  n' d$ y/ p; Y: x+ ?+ tNOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。

3 ~+ U$ T- w5 k

  U6 \$ h, k. G0 ]% e

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

3 z8 r) `( h* S% ]上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
# g% d$ g) L6 R% ^4 f! Q1 `" B
& \+ ?. w: Y0 y* W% Y

shark4685

( p# l; h: M- C, w8 m* DDDR3的突发长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
2 }/ H# e% a; ], O而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
DDR3为此增加了一个4bit Burst Chop（突发突变）模式，
即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
  F& L! y0 S+ o! [任何突发中断操作都将在DDR3内存中予以禁止，
且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好