siwave v4.0 仿真中断求助

maxswellyqp

本人初学 siwave，正在使用 siwave v4.0, 正在做 package PI 仿真，一直报出
' s# g  H( Q! |2 k# ?solver failure, 提示说 BW L matrix is singular, 请各位大侠指教，折腾一个星期，没有任何结果。
多谢了。
! N/ R( c% [2 B2 s6 U

菩提老树

如果方便，可以把工程文件放出来，有可能是你现在的版本低。

maxswellyqp

菩提老树 发表于 2015-2-12 12:35
如果方便，可以把工程文件放出来，有可能是你现在的版本低。

你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以的话，那我就把这个mcm文件发上来，
& W; |9 R7 A* J2 c3 h: D" ?我用最简单的单端信号 s参数仿真，也报了同样的错误。
2 O& u; q( d- i
; P& J: S8 [2 p" I1 }9 l补充一下： 我指的服务器就是 一个无法连接网络的电脑，并且文件只能进不能出，望了解。

maxswellyqp

菩提老树 发表于 2015-2-12 12:35
如果方便，可以把工程文件放出来，有可能是你现在的版本低。

5 X) H$ d1 y) c, u我用 siwave 5.0 版本仿真，总是跑到 30%就停了，没有任何提示，怀疑是没有破解好，

: X) V# d" Q8 ^
  O2 V, n. f' }0 C并且有时候 v4.0 可以仿真的 case,用 v5就不能仿真，也是跑到 30%就停了(从任务管理器看到的).
# `: Q& ^% `& y+ N6 Y7 r想问下哪里可以下载到 v5.0， 想仿真下封装性能，折腾了半个多月，没有进展，没有办法，
希望告知相关信息，非常感谢。
9 }; h+ Q" Y; B7 n* I

cousins

重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

maxswellyqp

cousins 发表于 2015-2-12 13:41
" B. U7 j1 |( l; ^* B' D重新设置下叠层，你应该是通过ansoftlinks导入的，填充介质出现了非法设置。

' _2 I! O# p+ z# r% X$ k1 ^6 G你好，对的，我是通过 ansoftlink导入的，不过我已经设置过叠层，substrate 是4层， 介质层是 FR4，
$ }; e7 q& O  a: V/ u你说的填充截至出现非法设置是什么意思，请指点一二。非常感谢。

cousins

metal层会有fill dielectric  要与有效介电常数匹配。
( {6 i' ]& e4 k1 u, w$ f" U你自己设置过了就应该没问题。
L matrix问题我遇到过几次，通常都是这个地方的设置出现问题。
1 B0 ^9 ^7 t, l* x

maxswellyqp

cousins 发表于 2015-2-12 14:11
metal层会有fill dielectric  要与有效介电常数匹配。
8 ^" e& t( y) T) [9 a你自己设置过了就应该没问题。
/ y  m* i% ~" w4 X, s+ Z* pL matrix问题我遇到 ...

/ ?. [) l2 E. i5 |cousins,你好，因为我刚使用 siwave 4.0，所以不太明白你说的  “metal层会有fill dielectric  要与有效介电常数匹配” 。metal 层会有 fill dielectric 是什么意思？ 还请你多多解释。非常感谢！


! ]% C; a7 q5 d
- t& E' L8 q  d, K4 [

maxswellyqp

8 _% C" Z( @) J6 x

cousins 发表于 2015-2-12 14:11
+ Y. ^  c7 q7 S1 Q) W0 ?6 umetal层会有fill dielectric  要与有效介电常数匹配。
你自己设置过了就应该没问题。
L matrix问题我遇到 ...

  e5 V, l3 F7 T3 y& p+ F3 f我现在 BGA substrate layer stack 设置如下：请帮忙看看。
名称     类型              材料          厚度
# y! G! G1 N. b- z0 n% eTOP     metal           aluminum     1.45um
TOP_1   wirebond     gold            0
TOP_2   wirebond     gold            0
& i3 @1 Y% @9 k$ C5 v0 D! STOP_3   wirebond     gold            0   
unnamed1   dielectric   FR4_expoxy  100um
L1          metal          copper      36um
0 H4 r# Q5 c5 c+ M1 S( j' N% {0 iL1_2      wirebond       gold          0
L1_1      wirebond       gold          0
L1_3      wirebond       gold          0
unnamed2   dielectric   FR4_expoxy   40um
L2                metal         copper      18um
unnamed3   dielectric   FR4_expoxy   60um
L3                metal         copper      18um
1 q3 o! ]4 d. C, V$ g! f+ Junnamed4   dielectric   FR4_expoxy   40um
# t, Q* ]8 C2 u- G% ^BASE           metal         copper       18um
unnamed5   dielectric   FR4_expoxy   100um
/ I& J1 Y; P4 Asold-bot           metal         copper      36um

你说的介电常数，没有特别设置，siwave 应该根据材料自动赋值么？
layout stack 没有看到要设置介电常数的啊？

* `+ J. ?! Y/ l7 }9 l, `还请你指点一二，非常感谢。


* u! `) V8 p( X; J% j" `

maxswellyqp

cousins 发表于 2015-2-12 14:11
0 z7 m8 |+ Y: c- A9 {metal层会有fill dielectric  要与有效介电常数匹配。
# p9 Z! q' H4 _  \& I2 W) M你自己设置过了就应该没问题。
L matrix问题我遇到 ...

! t+ n7 ]8 v  l4 F/ }1 Q# Vcousins，你好，“ metal层会有fill dielectric  要与有效介电常数匹配 ” ，
+ x1 M, a- y: y) x7 _# ?; J可以解释的清楚一些吗，" metal 层要有 fill dielectric "是指什么意思， 在 layer stack 中 看到 metal 层只有材料和厚度设定啊，
) Z. R, a/ F1 l你说的 fill dielectric怎么设置的？ “要与有效介电常数匹配” 这个又是怎么实现呢？
如果你有相关文档说明，可否发到我的邮箱  maxswellyqp@126.com, 不甚感激。
我折腾这仿真好久了，没有找到解法。
  e$ p, v2 l" M5 i6 n5 v: S; ^

cousins

抱歉下午有点忙
简单来讲 fill dielectric一列的设置你要选择对应的介质。
通常allegro或者其他工具通过ansoftlink导入后会默认为CDXXX什么材质，你改一下就可以了。
7 `- T. E4 ~) F/ \9 R要是实在不行就重新导入，选择你关心的网络和必要的参考层就好，不要加入太多网络

菩提老树

maxswellyqp 发表于 2015-2-12 13:19
你好，由于工程文件在服务器上，不能直接发到网上，我能发的只能是 mcm文件，你有兴趣帮我看看？如果可以 ...

: ~( S( K2 ~% m很多时候看不到工程文件，我们就只能猜你的问题。

maxswellyqp

cousins 发表于 2015-2-12 17:31
# b  Z  E8 e, e: r$ [1 L抱歉下午有点忙
- M0 X: P6 U: U6 C/ R/ O4 z简单来讲 fill dielectric一列的设置你要选择对应的介质。
$ w1 h- b" `. j# y$ D0 \0 E6 Z  g通常allegro或者其他工具通过a ...

cousins,你好，我的导入过程是这样的，先用allegro package designer 打开 mcm文件，
# Z0 O! F) g6 o. z然后直接在 allegro 界面打开 ansoftlink.界面如下：
; b1 B3 x8 ~4 M9 a  F% E
然后在 ansoftlink 导出到 siwave,如附件图所示。中间没有看到你说的 fill dielectric 设置啊。
2 Y7 s, N: v8 x


! ]  f1 C8 e+ _' L! ?+ u+ C9 M

cousins

在siwave layer setup里面

maxswellyqp

cousins 发表于 2015-2-12 21:33
在siwave layer setup里面

2 E/ `* _7 j& e1 q8 w9 ]cousins,你好，感谢你的引导，终于搞定了，。
4 Y2 W) R/ E2 g, l2 z不过不是因为 siwave layer stack中没有 做 fill 操作，而是 在 allegro 界面处没有修改 layer stack,
在 ansoftlink 界面也没有修改 layer stack, 而仅仅是 在  siwave 界面一次性修改 layer stack.
; Z0 b6 [7 d1 O6 h+ O现在我用  siwave v4.0 & v5.0 都可以跑通仿真，不过就是由于 导入后竟然所有的 信号线在 via处都有 plane属性 ，
导致  optional 信号列表中没有任何信号，每次仿真都会 包含所有 信号线， 我试过删除 via 处 多余  plane就会在  option 列表中
) x$ e& h1 i& O* ?看到信号了，不过这样手动删除 所有 via处的 plane很费时间，想向你请教下是否有快捷处理掉  via处 多余 plane方式？
非常感谢！
* X3 U+ b9 L+ \( a* m
# ~  a5 x! S, w( W0 S, J* I