第一次画DDR2,没有经验，求指点！！

零零落落

说明：   信号层1：
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。         
(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
/ `1 m+ H6 v- a! {( K% o(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil
/ B; D. j' }5 f信号层2:
. U+ R# `( F- ?- |2 ]8 i$ H(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
# ]9 }5 i3 T9 P4 \! D(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
底层：6)VREF:线宽10mil
! K6 z, L+ x! U7 u7 ?! ~(
5 z: g( v5 e- C6 j- W' [: d


/ @( P9 z* T* {
/ S6 i; _3 C  K2 R3 H& m

0 d& `6 K. Q$ e/ i

霹雳风雷

说明：   信号层1：6 ^; F9 v: _6 C9 O
: {6 a# ~( f4 v% `(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。
线宽是要算阻抗控制的，不知道你6mil有没有考虑，线间距是要考虑串扰等SI问题，不知道你是否有客户的要求         
. A" h. n! i$ x/ C5 V+ k(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil3 U" m; D7 Y" |) w( M$ {
/ \. h* X0 ~2 mBus和差分信号最好在同一层出线，其他没有问题
) }' V4 ]9 R$ v, T9 d# [(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil% D/ X3 O# m0 O( N, f. a
控制命令不是特别重要，随便走走就好了，一般没有配等长要求
$ l- e5 F7 K; M$ }7 F信号层2 @/ i2 ?* n# c5 i3 `
: J3 c" T- g; |( f( b; ^2 e(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
  Q) B8 ~9 Q! ^8 e地址线一般有等长要求，具体tolerance要看每个芯片的datasheet
$ p) |, ^& l# W# d2 H底层：6)VREF:线宽10mil; V
2 i% b8 q# J3 t$ u8 Z% |VREF不重要，基本10mil也可以了，如果是多个DDR2的公用的话，最好再宽一点

yuwenwen

VREF最好在电源层分割一块给他。CLK线最好包地

myl593799546

霹雳风雷 发表于 2015-1-30 16:23
说明：   信号层1：6 ^; F9 v: _6 C9 O
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

6 X+ [, p/ t7 |$ e4 X" j1 s1 n3 k第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？
: i0 i7 Y7 _5 O0 R

霹雳风雷

myl593799546 发表于 2015-2-1 23:44
第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？

每组线的数量不多，稍微绕一下，基本都可以出来的，自己尝试一下

钟爱淡蓝

确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

dzkcool

第一次能做到这个程度已经是非常人了

零零落落

霹雳风雷 发表于 2015-1-30 16:23
/ a* H. j" B( O$ V说明：   信号层1：6 ^; F9 v: _6 C9 O
1 {5 v- S# }5 L* m4 x2 \- Z# }(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？差分线出有过孔，这个算等长的时候应该怎么算？地址线有等长要求是以时钟为参考么？

零零落落

yuwenwen 发表于 2015-1-30 16:30
1 b) y0 P* p5 k, @2 t: WVREF最好在电源层分割一块给他。CLK线最好包地

1 M( _: ]+ p/ q' A7 R多谢指点，多谢！！
& ?0 j8 E' ?! k; j( x8 N

零零落落

钟爱淡蓝 发表于 2015-2-2 14:13
确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

确定是第一次，第一次用ALLEGRO！！
' a# x, Y# V( k6 l$ a

零零落落

dzkcool 发表于 2015-2-2 14:51
第一次能做到这个程度已经是非常人了

7 m1 Q1 c) U: o' V' ]; k) q. y; r第一次画，不知道绕线有没有问题

dzkcool

零零落落 发表于 2015-2-2 15:15
第一次画，不知道绕线有没有问题

. X5 [7 s8 w* n8 X# Z不错，很好，你做的已经很到位了。
+ x! Y2 K5 p' L

霹雳风雷

零零落落 发表于 2015-2-2 15:12
- w( X/ p" F$ t# D0 n6 `2 U多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？这个你自己上网络上查找一下吧，网上很多的，这里说起来比较麻烦，
差分线出有过孔，这个算等长的时候应该怎么算？
把孔的长度也计算了，在constraint中有个设置，实际上，对差分对来说没有什么影响，毕竟差分对都是同一层走，即使你要切换层的话，那切换孔的长度也是一样的。
0 J" k; \9 b; h( e) D( f+ R地址线有等长要求是以时钟为参考么？
随你，没有什么具体要求，可以不参考他们
. R' j( \; X" ^; ?1 L, P3 K( w

零零落落

霹雳风雷 发表于 2015-2-2 16:40
多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

4 o3 B+ Y. [0 F/ u多谢！！DDR2带端接电阻，等长约束设置是设置XNET，但是我这个差分队连在电阻两端了，然后在走到DDR，这个也是设置Xnet么，第一用ALLEGRO，就没弄明白怎么设置。我这绕线有什么问题么？十分感谢！！

owencai

楼主第一次都画的这么帅气，蛮厉害的，点个赞！