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第一次画DDR2,没有经验,求指点!!

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发表于 2015-1-30 14:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 零零落落 于 2015-1-30 14:57 编辑 4 F) C  _% I0 K. z3 l* O" T' W. @% f+ h
9 ^( V4 Y4 w9 R- Q* a; v+ [0 C
说明:   信号层1:  _- `  J' u$ O7 T1 W/ Q0 b& u
(1)为时钟线CK_P和CK_N,规则设置为,线宽6mil,差分对内线间距为6mil,差分对于其他DDR信号间距为20mil,走线长度CK_N为1406mil,CK_P为                1408mil。          4 h2 u7 P9 A( I- J2 K
(2)为数据信号组,DQ0~DQ7、DQS0、DM0,线宽为6mil,组内走线间距为8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±10mil9 j/ m7 [1 ~- ], `# ?9 }( i
(3)为控制/命令:RAS、CAS、CS等信号,线宽为6mil,走线间距为8mil,走线长度以时钟为参考,±100mil( e, `* V0 c; H  P
信号层2:$ m- S9 n% B7 [
(4)为数据信号组:DQ8~DQ15、DQS1、DM1,线宽为6mil,组内走线间距为8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±10mil. y2 N' @0 L+ L: P& \. Q
(5)地址线:A0~A12,线宽6mil,走线间距8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±100mil
  T/ z1 r% A3 M5 B底层:6)VREF:线宽10mil9 G5 x, @( u# }! m- |8 k' z7 i
( 2 U1 B4 b0 u5 v0 E/ q; @8 R6 U! [
" O- T+ Q$ W" Y
  E, I  ?5 C8 ^5 C

$ a% H$ q: A! S
4 W/ T" Y1 p5 G" k0 Q0 Y
: j$ d3 |5 x$ e
; ~1 c# C$ ^  T+ Q( v: P
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    [LV.1]初来乍到

    推荐
    发表于 2015-1-30 16:23 | 只看该作者
    说明:   信号层1:6 ^; F9 v: _6 C9 O
    & x5 |7 C. k, m(1)为时钟线CK_P和CK_N,规则设置为,线宽6mil,差分对内线间距为6mil,差分对于其他DDR信号间距为20mil,走线长度CK_N为1406mil,CK_P为                1408mil。 - t, I! p+ N4 V7 b5 X; O- q2 Y
    线宽是要算阻抗控制的,不知道你6mil有没有考虑,线间距是要考虑串扰等SI问题,不知道你是否有客户的要求         . J% O8 q& T1 D3 u! b+ `0 s0 x
    (2)为数据信号组,DQ0~DQ7、DQS0、DM0,线宽为6mil,组内走线间距为8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±10mil3 U" m; D7 Y" |) w( M$ {
    ; [: p$ \0 K, T+ WBus和差分信号最好在同一层出线,其他没有问题& J' g3 [! n, t& B3 a( z
    (3)为控制/命令:RAS、CAS、CS等信号,线宽为6mil,走线间距为8mil,走线长度以时钟为参考,±100mil% D/ X3 O# m0 O( N, f. a1 F, C% S$ ]" @  X1 y9 Z
    控制命令不是特别重要,随便走走就好了,一般没有配等长要求8 F  Y" {' d1 V& E
    信号层2 @/ i2 ?* n# c5 i3 `
    0 b" l5 D8 M' K- }( O# T5 Z(4)为数据信号组:DQ8~DQ15、DQS1、DM1,线宽为6mil,组内走线间距为8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±10mil, D' w- r, _8 S0 T
    (5)地址线:A0~A12,线宽6mil,走线间距8mil,与其他DDR信号间距20mil,走线长度以时钟为参考,±100mil
    . N4 P& W7 y$ U地址线一般有等长要求,具体tolerance要看每个芯片的datasheet" H% E& U" V$ y* o1 _
    底层:6)VREF:线宽10mil; V$ K$ @( a6 r& p; u4 t7 ?
    VREF不重要,基本10mil也可以了,如果是多个DDR2的公用的话,最好再宽一点

    点评

    多谢指点,一片DDR2的数据信号组,DQ0~DQ7 DQ8~DQ15分别在两层走的线,时钟差分线,底层连接一个电阻,这个用ALLEGRO等长约束的应该怎么设置?差分线出有过孔,这个算等长的时候应该怎么算?地址线有等长要求是以时  详情 回复 发表于 2015-2-2 15:12
    第二点,有些线交差了可以换层吧,按你的意思换层后要快进快出再次回到同一层来么?  详情 回复 发表于 2015-2-1 23:44

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    3#
    发表于 2015-1-30 16:30 | 只看该作者
    VREF最好在电源层分割一块给他。CLK线最好包地

    点评

    多谢指点,多谢!!  详情 回复 发表于 2015-2-2 15:13

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    4#
    发表于 2015-2-1 23:44 | 只看该作者
    霹雳风雷 发表于 2015-1-30 16:23
    ( B7 R% I+ m' O9 V0 R说明:   信号层1:6 ^; F9 v: _6 C9 O
    6 y: s9 B! {" T6 P# A" F* r(1)为时钟线CK_P和CK_N,规则设置为,线宽6mil,差分对内线间距为6m ...

    , Q& F' a/ t1 Y& T7 ~' `& L2 X第二点,有些线交差了可以换层吧,按你的意思换层后要快进快出再次回到同一层来么?0 D" V$ y! j, V! R! |( U

    点评

    每组线的数量不多,稍微绕一下,基本都可以出来的,自己尝试一下  详情 回复 发表于 2015-2-2 09:36
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    [LV.1]初来乍到

    5#
    发表于 2015-2-2 09:36 | 只看该作者
    myl593799546 发表于 2015-2-1 23:44
    : a, ~& g* Z7 @% k第二点,有些线交差了可以换层吧,按你的意思换层后要快进快出再次回到同一层来么?

    & x5 W9 h0 @' U$ v7 P每组线的数量不多,稍微绕一下,基本都可以出来的,自己尝试一下

    该用户从未签到

    6#
    发表于 2015-2-2 14:13 | 只看该作者
    确定是第一次画DDR吗?很多人画过N次都没你这效果哦~~

    点评

    确定是第一次,第一次用ALLEGRO!!  详情 回复 发表于 2015-2-2 15:14
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    [LV.8]以坛为家I

    7#
    发表于 2015-2-2 14:51 | 只看该作者
    第一次能做到这个程度已经是非常人了

    点评

    第一次画,不知道绕线有没有问题  详情 回复 发表于 2015-2-2 15:15

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    8#
     楼主| 发表于 2015-2-2 15:12 | 只看该作者
    霹雳风雷 发表于 2015-1-30 16:236 U: j3 i7 L  h% ?  ^8 y* I; u5 Q
    说明:   信号层1:6 ^; F9 v: _6 C9 O9 x$ l1 N4 p* z, G, E
    (1)为时钟线CK_P和CK_N,规则设置为,线宽6mil,差分对内线间距为6m ...
    5 Q6 n2 P( d3 @. r( u2 ~0 k
    多谢指点,一片DDR2的数据信号组,DQ0~DQ7 DQ8~DQ15分别在两层走的线,时钟差分线,底层连接一个电阻,这个用ALLEGRO等长约束的应该怎么设置?差分线出有过孔,这个算等长的时候应该怎么算?地址线有等长要求是以时钟为参考么?" l  J. k4 g! B+ i& ^/ X/ \8 L2 G. `

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     楼主| 发表于 2015-2-2 15:13 | 只看该作者
    yuwenwen 发表于 2015-1-30 16:308 `# `. s7 v4 H& B3 T# ^3 l& k
    VREF最好在电源层分割一块给他。CLK线最好包地
    : n  I, g7 m$ L& i4 X
    多谢指点,多谢!!) M4 h( O' U5 W. f6 q- g2 W

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    10#
     楼主| 发表于 2015-2-2 15:14 | 只看该作者
    钟爱淡蓝 发表于 2015-2-2 14:13" I# e& k9 \/ a+ |. ^/ }. M0 L
    确定是第一次画DDR吗?很多人画过N次都没你这效果哦~~

    & r5 |, [$ R8 d; |  o+ v- v确定是第一次,第一次用ALLEGRO!!
    2 e4 U; M- s" ?+ ^

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    11#
     楼主| 发表于 2015-2-2 15:15 | 只看该作者
    dzkcool 发表于 2015-2-2 14:51
    6 _5 v; s$ @  Y0 F. p第一次能做到这个程度已经是非常人了

    ; d! R" @9 m+ j" P第一次画,不知道绕线有没有问题
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    [LV.8]以坛为家I

    12#
    发表于 2015-2-2 15:29 | 只看该作者
    零零落落 发表于 2015-2-2 15:152 D/ f& I- _( |
    第一次画,不知道绕线有没有问题
    ! O& U3 f! h7 p
    不错,很好,你做的已经很到位了。
    3 ^+ X3 V: O& ]" @( `4 }: {, N7 P0 n
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    [LV.1]初来乍到

    13#
    发表于 2015-2-2 16:40 | 只看该作者
    零零落落 发表于 2015-2-2 15:12
    9 r; S& D8 D7 h) Y' _, Y多谢指点,一片DDR2的数据信号组,DQ0~DQ7 DQ8~DQ15分别在两层走的线,时钟差分线,底层连接一个电阻,这 ...

    / w" W6 [* Q3 y: z  _, {# v多谢指点,一片DDR2的数据信号组,DQ0~DQ7 DQ8~DQ15分别在两层走的线,时钟差分线,底层连接一个电阻,这个用ALLEGRO等长约束的应该怎么设置?这个你自己上网络上查找一下吧,网上很多的,这里说起来比较麻烦,
    - Y3 t+ h! \2 r+ r, Y. c+ [: l  M差分线出有过孔,这个算等长的时候应该怎么算?$ I1 r, I/ u# ]
    把孔的长度也计算了,在constraint中有个设置,实际上,对差分对来说没有什么影响,毕竟差分对都是同一层走,即使你要切换层的话,那切换孔的长度也是一样的。' Y9 [, ]4 W9 h! m9 o( j
    地址线有等长要求是以时钟为参考么?. r/ O. T' ~! W+ `7 {
    随你,没有什么具体要求,可以不参考他们
    . e6 d* E$ r0 u1 m* q2 [, a2 H- @1 V6 [" r: _9 U" c1 a
    0 I! F2 K5 k1 [! i! u/ j1 b. V$ b( b

    点评

    多谢!!DDR2带端接电阻,等长约束设置是设置XNET,但是我这个差分队连在电阻两端了,然后在走到DDR,这个也是设置Xnet么,第一用ALLEGRO,就没弄明白怎么设置。我这绕线有什么问题么?十分感谢!!  详情 回复 发表于 2015-2-2 16:51

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    14#
     楼主| 发表于 2015-2-2 16:51 | 只看该作者
    霹雳风雷 发表于 2015-2-2 16:40
    % l5 Q' P% e7 P( |, Z$ g多谢指点,一片DDR2的数据信号组,DQ0~DQ7 DQ8~DQ15分别在两层走的线,时钟差分线,底层连接一个电阻,这 ...
    ; S* X- t9 D, B0 I. u$ N+ L
    多谢!!DDR2带端接电阻,等长约束设置是设置XNET,但是我这个差分队连在电阻两端了,然后在走到DDR,这个也是设置Xnet么,第一用ALLEGRO,就没弄明白怎么设置。我这绕线有什么问题么?十分感谢!!
    $ X; f. r' F# |4 f4 L# m
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    开心
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    [LV.1]初来乍到

    15#
    发表于 2015-2-2 23:02 | 只看该作者
    楼主第一次都画的这么帅气,蛮厉害的,点个赞!

    点评

    不知道做出来怎么样  详情 回复 发表于 2015-2-3 10:02
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