FPGA的LVDS与ADC互联问题

w5555456

* F4 w( s# b2 B, s: `
0 }% q; ?) C# N8 B% e5 B5 N最近用到一款LVDS接口的4通道AD芯片，型号AD9287，时序图有点没明白：
" Q) g, E& E2 y! b0 G! B) Q
8 [" j7 Z% j  u& rCLK+/-由FPGA的IO输出到AD的时钟输入；
D+/-   由AD芯片输出到FPGA的差分输入；
  C# n. o2 F! @; ~' v8 v# cFCO+/-由AD芯片输出到FPGA的专用时钟管脚；
, b& F5 j5 l* H* b% ^+ n. l  f正常的LVDS通讯貌似只要上面三个就可以了吧？
" [2 w% w7 B! f+ M1 S% M8 @& @
那么，DCO+/-呢？有何用途？不用的话如何处理？
能否理解为:ADC与FPGA也可以采用DDR LVDS方式，使用DCO+/-作为时钟输入？
4 u8 i: Q) E: a- P# U+ ?$ o: M
8 Q4 s8 j) p6 U  z. d' c. n第一次用LVDS，望各位大神前来指点！谢谢！
' Z) J: p3 D; ], B

zgq800712

可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期就是4个DCO周期。  DCO时钟类似DDR它的双边沿多传数据的，所以4个DCO周期8个时钟边沿就可以传送完ADC的转换出来后的8位数据。

& N3 a* h$ L. w0 E2 L- L3 d% w时序你也看到了FCO逻辑0或者说下降沿后 有4个DCO边沿（双边沿），这个就是ADC的高4位数据。

w5555456

zgq800712 发表于 2014-12-3 00:13
0 N8 P1 ], h7 `  i$ B' j可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期 ...

你好，我用的是Altera的FPGA，quartus里面有ALTLVDS模块，可以实现数据的解串。
          我理解是接收的LVDS模块部分，只需要CLK输入和DATA数据即可，LVDS模块会根据选择的解串因子自动倍频再采样，然后转化为并行输出的数据。
          不知道上面的理解是否正确？如果用这种模式，那么DCO的用途何在？