过孔问题

sunpeng7801567 · 发表于 2014-3-11 16:18

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大家看一下，这样斜着打过孔有哪些信号完整性问题？

0aijiuaile · 发表于 2014-4-12 08:26

sunpeng7801567 发表于 2014-4-9 15:11
" h3 P" d( t4 F Z5 ?恩，是的，内电层我用的是正片，要是负片的话就可以了是吧？于老师（附件的图是内电层用的是负片 ...

看你的图好像是用的cadence，但又把pin number打开。负片是可以执行规则的，当规则大于负片的anti pad时，会采用规则的间距设置。且如果你想显示负片的规则，setup里要勾选thermal选项。
上面一位兄弟的问题，10mil via-shape的间距是否可以：一般经验是不低于4mil都可以，满足板厂工艺要求就好。当然，如果板子简单，可以间距大点，这样选择的板厂的范围也会大，价格也会更便宜。

0aijiuaile · 发表于 2014-4-12 08:19

1.上面于争老师说的moat槽问题；
2.你自已所说的参考面不一致问题，由于没有叠层，我们无法看到。如果是参考两个不同平面那肯定会耦合更大的回流电感，电源噪声也会有，EMI、串扰也会有；
3.上面也提到的STUB问题，但对于此信号来说，主要影响在于振铃，不会有较大的本质的影响；主要还是因为你的信号频率不高的原因，如果太高，就不止这些了。10G以上的高速SERDES会因为这样长的STUB而失效，且无法补偿。
4.还有一点，老生常谈，为何不能少两个过孔呢，走线尽量优化，少打过孔。

sunpeng7801567 · 发表于 2014-4-9 15:11

本帖最后由 sunpeng7801567 于 2014-4-9 15:14 编辑

于争发表于 2014-4-9 11:54
& o0 j5 F3 S+ c! k- B; I3 I如果可能，不要让过孔割断平面！
( s1 a- x5 U8 d6 o1 Z( }当你不知道哪个因素是“压死骆驼的最后一根稻草的时候”，不要放任这些因 ...

恩，是的，内电层我用的是正片，要是负片的话就可以了是吧？于老师（附件的图是内电层用的是负片效果）

Jaedon · 发表于 2014-3-11 23:30

并不是每个VIA都会引起信号完整性问题，需要看你是什么信号。看你这样走线，应该不是什么高速信号

sunpeng7801567 · 发表于 2014-3-12 11:54

Jaedon 发表于 2014-3-11 23:30
: t' A1 O* K; p并不是每个VIA都会引起信号完整性问题，需要看你是什么信号。看你这样走线，应该不是什么高速信号

是高速信号，这个问题会产生参考平面不连续问题，进而产生电源噪声问题

Jaedon · 发表于 2014-3-15 14:00

从你这样layout来看，你这根本不会有很高的速度，因为高速信号基本不会像你这些经过via之后，还有分两段走的

sunpeng7801567 · 发表于 2014-3-17 14:27

Jaedon 发表于 2014-3-15 14:00
J% w/ i+ T; @$ Q$ j5 G从你这样layout来看，你这根本不会有很高的速度，因为高速信号基本不会像你这些经过via之后，还有分两段走 ...

那应该怎么走，才可以，前辈，能不能给我建议？

sxiaofeng · 发表于 2014-4-3 23:17

“一连” 菊花链

于争 · 发表于 2014-4-5 22:04

本帖最后由于争于 2014-4-5 22:05 编辑

这种拓扑，再加上这种打孔方式，电平2.5V以上、速率几十兆以下可能还能对付。低电压高速率的信号，打板前先拜佛。
实在搞不懂为什么总会看到这种布线方式，难道就是为了美观，过孔搞成一条线也没啥好看的啊。
这种布线方式失败的板子很多。

sunpeng7801567 · 发表于 2014-4-7 15:47

于争发表于 2014-4-5 22:04
5 F! @8 u" T3 m: E1 R6 {; i这种拓扑，再加上这种打孔方式，电平2.5V以上、速率几十兆以下可能还能对付。低电压高速率的信号，打板前先 ...

恩，说的太对了，以后还是打成双排孔比较好

hukee · 发表于 2014-4-8 15:13

sunpeng7801567 发表于 2014-4-7 15:47
: w9 @/ Z: k% K" p$ D恩，说的太对了，以后还是打成双排孔比较好

怎么样处理才是正确的，指教。

xingxing32100 · 发表于 2014-4-9 11:34

学习下，坐等回复。

于争 · 发表于 2014-4-9 11:54

如果可能，不要让过孔割断平面！
当你不知道哪个因素是“压死骆驼的最后一根稻草的时候”，不要放任这些因素自流，要管控。

sunpeng7801567 · 发表于 2014-4-9 15:12

hukee 发表于 2014-4-8 15:13
2 V0 [; d' N2 n& r5 I5 M6 j1 v: y怎么样处理才是正确的，指教。

相邻内电层用负片就可以了

hukee · 发表于 2014-4-10 11:57

sunpeng7801567 发表于 2014-4-9 15:120 l( `& h. g$ c& \+ U4 G
相邻内电层用负片就可以了

不是正负片的问题，上面于老师说了，不要隔断参考层，吧via错开，参考面包围via。

一般我设置3.3v 内层via to shape 10mil 不知道是否大了？

sunpeng7801567 · 发表于 2014-4-10 18:53

hukee 发表于 2014-4-10 11:578 x) g& R/ U) ]" T0 u+ b
不是正负片的问题，上面于老师说了，不要隔断参考层，吧via错开，参考面包围via。
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负片是没有规则设置的，我们看到via via之间无shape是我把内电层也设置成了正片，就出现这个效果了

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