如何杜绝原理图里连线虚接？？

sandsea · 发表于 2013-5-27 09:03

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这个脚，不注意根本发现不到。走线的时候也没注意，板子回来了才发现这个引脚根本没网络（是悬空的），被坑死了。请问下有什么办法杜绝这个情况？
原理图里错点伤不起啊。

sandsea · 发表于 2013-5-27 09:14

这个连线也偏了，但是却是正确的。没搞明白啊

mcu200689 · 发表于 2013-5-27 09:50

lz栅格点设置太小了吧，引脚都在栅格点上应该就没问题了，一般原理图栅格点是10

00750 · 发表于 2013-5-27 09:51

同意楼上的，设置好栅格就不会出问题了。

sandsea · 发表于 2013-5-27 10:19

mcu200689 发表于 2013-5-27 09:50 0 h, b. v( n& F+ U! `" G
lz栅格点设置太小了吧，引脚都在栅格点上应该就没问题了，一般原理图栅格点是10

当时确实没注意，回头看了下设置，栅格设置的都是5. 不知这算不算小了而出现这种情况？

huangxiong · 发表于 2013-5-27 11:28

ERC自检，这是最实际的解决办法，

wanghanq · 发表于 2013-5-27 11:32

本帖最后由 wanghanq 于 2013-6-3 11:21 编辑

huangxiong 发表于 2013-5-27 11:28
/ }, V! L, y1 C& T% N4 h1 D! {ERC自检，这是最实际的解决办法，

设置规则，DRC 是基本的自动操作。栅格可参

【给初学3-1】"off grid ”不值得困惑初学者的警告_[中国印制电路行业排行榜]
http://www.pcbbbs.com/forum.php?mod=viewthread&tid=246905&fromuid=63313

sandsea · 发表于 2013-5-30 13:21

wanghanq 发表于 2013-5-27 11:32 6 H: h* ?. E2 V, e2 I+ U6 Z- C# T7 X
设置规则，DRC 是基本的自动操作。栅格可参
5 A- C0 g' z2 s, ]% a+ X. E( n) Q2 R; L7 X4 `$ b% B" Z; V# J
【给初学3-1】"off grid ”不值得困惑初学者的警告_[中国 ...

原理图一直另一个同事维护，板子回来了测试有问题，才发现了这个问题。grid设置很重要啊！！！
谢谢楼上各位的解答。

GLJ2564 · 发表于 2013-5-30 16:19

做DRC就能发现问题啦

zs96500 · 发表于 2013-5-31 23:20

一般制作元件都是用10或者整除以及倍数,

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