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本帖最后由 alexwang 于 2018-7-3 09:38 编辑 + R% o1 `6 _, |: s$ Y* v
0 I; _) k7 P5 z/ O* M4 F0.5mm pintch QFN封装如何优化Crosstalk？这里有解决方案！
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9 z. V" p, p, k! r( i0 v7 F一、引言 随着电路设计高速高密的发展趋势，QFN封装已经有0.5mmpitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。
0 P3 ]9 N* q6 Y' }二、问题分析
! ^& ~& ]$ N3 V) B 在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5pitch QFN封装的尺寸标注图。 图一 0.5 pitch QFN封装尺寸标注图 % W6 @5 U( D* |: A4 @9 m
图二是一个使用0.5mm pitchQFN封装的典型的1.6mm板厚的6层板PCB设计： 图二 QFN封装PCB设计TOP层走线
' o0 q1 I1 S% H7 L差分线走线线宽/线距为：8/10, 走线距离参考层7mil，板材为FR4. " i1 R, o" _$ p2 ^1 {9 \6 k" \& ?+ c( I
图三 PCB差分走线间距与叠层 ) i7 s" k$ y% W5 ?
从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。 图四是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。 6 e& p/ N2 C0 ]' c
图四 差分模式端口定义及串扰仿真结果 3 u, G7 H$ Z5 X" @
从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。
$ P3 `" X/ L& Q# s& O+ D三、优化方案分析
+ b6 @) _& B4 F* y7 [ 对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。 图五是针对上述设计使用紧耦合差分线进行串扰优化的一个实例： 图五 紧耦合差分布线图
' {/ z# ~& K, e' x# w, x# Z图六是上述设计的差分模式的近端串扰和远端串扰的仿真结果： 图六 紧耦合差分端口定义及串扰仿真结果 : F! K9 E) Q& n- O- C; ?" Z% I5 n
从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。
! ]6 g- r4 `2 _4 F# B' W表一 近端串扰优化统计 ( Q$ ~% Q1 \# v) q7 ~ T$ m
表二 远端串扰优化统计
: r6 H' y+ k- M6 [7 ` u 除了在布线时拉开差分对之间的间距并减小并行距离之外，我们还可以调整差分线走线层和参考平面的距离来抑制串扰。距离参考层越近，越有利于抑制串扰。在采用紧耦合走线方式的基础上，我们将TOP层与其参考层之间的距离由7mil调整到4mil。 1 @0 ^( w F C' {, o
图七 叠层调整示意图
" q5 H! K/ I" N. R$ b/ N根据上述优化进行仿真，仿真结果如下图： 图八 叠层调整后串扰仿真结果
T1 f- `! C1 s) U9 u' B a 值得注意的是，当我们调整了走线与参考平面的距离之后，差分线的阻抗也随之发生变化，需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低，需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。 图九 叠层调整后QFN焊盘阻抗优化示意图 : b) H+ l6 T$ c; x. m& j9 `
从仿真结果可以看出，调整走线与参考平面的距离后，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。 表三 近端串扰优化统计 1 I& q5 U, a5 R
表四 远端串扰优化统计 四、结论/ b6 P( Q0 v- [/ P ~# x
通过仿真优化我们可以将由小间距QFN封装在PCB上引起的近端差分串扰减小8~12dB，远端串扰减小3~9dB,为高速数据传输通道提供更多裕量。本文涉及的串扰抑制方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。 TI公司的产品DS125BR820、DS80PCI810等芯片都采用了体积小并且利于散热的QFN封装。您可以在 www.ti.com/sigcon查询更多应用于server、storage以及telecom等领域的高速数据传输的repeater和retimer产品。
; u% S4 _2 a" C2 a其他相关资源 · TI的DS125BR820 40GbEQSFP+信号调理参考设计 · TI的DS80PCI810PCIe-Gen3卡参考设计 · TI的在线仿真设计工具Inte RFaceWEBENCH® Designer
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发表于 2016-4-1 15:53
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