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看看触发器(寄存器)与锁存器存在哪些相同点和不同点

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发表于 2019-11-15 15:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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触发器(FF)当收到输入时钟脉冲时,便会根据规则改变状态,然后保持这种状态直到收到下一个触发脉冲信号到来。5 c5 e: t# h. m) {
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; y2 O. v% D/ ]! v; w. e" H) k
寄存器(register)的存储电路通常是由触发器构成的,因为一个触发器能存储一位二进制数,所以N个触发器就可以构成N位寄存器,可以将寄存器理解成多个触发器构成的暂存单元。0 Q+ w$ h9 R5 \0 g. I
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- B; B0 X) u! @. g. q) l
锁存器(latch)在电平信号的作用下改变状态,是一种电平触发的存储单元。锁存器的数据存储动作取决于输入使能信号的电平值,仅当锁存器处于使能状态时,输出数据才会随着数据输入发生变化,否则处于锁存状态。6 r8 C$ V% o# k' B! r& s

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  ]6 n5 ?# x3 b# K. Z1 n
触发器(寄存器)和锁存器的区别:触发器(寄存器)是由同步时钟信号控制的,是需要时钟信号的;而锁存器是由电平使能信号控制的,不需要时钟信号。在FPGA的可用资源中,触发器资源非常常见,但是锁存器则很少,需要由一个逻辑门和触发器来构成,浪费较多资源。6 y4 Y+ E8 m/ t/ l4 L; q. w  @0 k

& d5 |+ y3 w# X8 i; }' F触发器(寄存器)和锁存器的应用场合也有所不同:若数据信号有效滞后于控制信号有效,则选择锁存器;若数据信号提前于控制信号到达并且要求同步操作,则采用触发器(寄存器)。尽管如此,在FPGA的电路设计中,应尽可能避免使用锁存器。8 p* c( E8 ?$ A  d  P3 g
* T) I3 c9 D) K1 R* f! U
+ L2 i. e/ E* P( T# _9 _4 k" N
Verilog编程时如何避免锁存器:第一,if语句中,没有写else,默认保持原值,产生了锁存器;第二,case语句中,没有完整的default项,也容易产生锁存器。因此保持条件语句的完整性至关重要。
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* f; A* I* A3 M5 x' H. Z- V9 v3 g

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