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一堆没用的NC管脚 symbol中能不画出来么?

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1#
 楼主| 发表于 2024-12-4 14:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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design entry 里面制作 symbol的时候,管脚数量必须和封装引脚数量对应,不然网表会导入pcb editor会报错  v( v$ Y5 l1 ?# D
; S8 ]- a! E3 g, X1 \1 v
有些芯片,封装上只用了几个引脚,其它都是NC脚。  但原理图symbol必须把这一大堆空脚加上
  • TA的每日心情
    奋斗
    2025-7-7 15:38
  • 签到天数: 83 天

    [LV.6]常住居民II

    推荐
    发表于 2024-12-4 16:23 | 只看该作者
    相同名字直接合并就行。5 V3 c( D! x, B, @+ i2 k
    $ f& x4 h: m: b) N! E1 d0 `% m
  • TA的每日心情
    开心
    2025-7-12 15:09
  • 签到天数: 104 天

    [LV.6]常住居民II

    3#
    发表于 2024-12-4 15:22 | 只看该作者
    对,必须有。而且脚位号不能重复。 严谨的好处有很多。

    该用户从未签到

    4#
     楼主| 发表于 2024-12-4 15:46 | 只看该作者
    没发觉有啥好处,一对管脚看图麻烦,不小心线还会连错,放到另外一个part,原理图还得摆出来,莫名奇妙的,也不方便其他人读图。

    点评

    是的,allegro的引脚数量/编号必须对应。你放置part不是顺手放出来了嘛,有啥好莫名其妙的,别人看方便的很  发表于 2024-12-4 16:17
  • TA的每日心情
    慵懒
    2025-7-13 15:59
  • 签到天数: 68 天

    [LV.6]常住居民II

    5#
    发表于 2024-12-4 16:03 | 只看该作者
    可以这么处理
    + M4 M6 f" k7 a# G: k: B$ y, ?( l) i+ u
    . ?. y; b) S$ W- y# b3 ^, s' y
    如果看不到图就在元件属性里加NC属性,属性值是管脚号,不同的管脚号用逗号隔开
    " N# L4 C3 e0 p, t( V# x

    点评

    图片看不到  详情 回复 发表于 2024-12-6 08:45

    该用户从未签到

    6#
    发表于 2024-12-6 08:45 | 只看该作者
    吾日三省吾身 发表于 2024-12-4 16:03
    0 X9 X7 s0 e0 t6 F- Z& A可以这么处理
    0 d8 [, i2 a: n: i" D3 x
    图片看不到
    " l  Z+ V6 X  G  M
  • TA的每日心情
    擦汗
    2024-10-10 15:10
  • 签到天数: 31 天

    [LV.5]常住居民I

    7#
    发表于 2024-12-19 16:19 | 只看该作者
    只要不做PCB,可以不画出来。
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