1.CIS导出网表：选中.dsn目录，点击tools，选中Create Netlist,确定就好（再复杂的还不会搞），在默认文件夹会生成3个.dat的文件和1个.txt文件。
2.PCB editor导入网表：点击File，选择Import中的Logic，因为是用CIS导出的网表，所以Import Logic type中选择Design entry CIS,最下边Import diectory选到网表所在的文件夹，即包含3个.dat和1个.txt的文件夹，最后点击Import Cadence。这些都是在没有错误的情况下的操作。
" s- J4 h+ Q. m9 s3.修改焊盘pad库和psm库：在setup中选择User Preferences Editor,点击第6个Design_paths,把padpath和psmpath选到对应的文件夹，并且置顶。
4.最后就可以在Place中Manually看到自己原理图中的原件了。
全是自己手动在百度找的，辛苦啊，不过终于搞明白了

1.在Command处输入alias，回车，会显示快捷键命令；
2.增加Subclass,在Setup的Subclasses处；
' V# b' ]2 |' g5 f7 B  F2 T3.增加叠层，即板层，在Setup的Cross Section处；
; k2 l2 I% M" s7 `0 [; g4.Win7系统下，使用Cadence导出网表时，Setup处显示为空，不能导出网表，原因是打开软件时要启用管理员权限，每次打开都要这样；
' P4 Z, T# H) z) o5.Allegro的配置文件ENV，有全局变量和用户变量，全局变量在Cadence\SPB_15.5.1\share\pcb\text这个目录下；用户变量一般在cadencehome文件夹下，打开我的电脑属性，选高级，在环境变量中有个HOME变量，可以查看所在目录；
6.Allegro导入网表，放置原件时，有时会出现飞线，这个是可以设置的，一般在工具栏的Unrats All和Rats All，或是在菜单栏的Display的Show Rats和Blank Rats；

支持！！！赞！

这个笔记有点长   不过还是辛苦LZ了

这个笔记有点长   不过还是辛苦LZ了

tgwfcc 发表于 2014-3-8 15:59
8 L- S7 Y/ Z0 [. N* v) R1.PCB editor布图时元件显示封装尺寸，解决方法：display-color/visibility-package-geometry,去掉dimensio ...

) T5 S8 d5 P/ G7 C" T; p8 i# _如果不行，把Geometry里边的除了Sillkscreen保留，其他都去掉就可以了

继续~

tgwfcc 发表于 2014-1-8 16:52
: c, X" g  n! u# P* {9 a( p1.Allegro右键放大、缩小设置，在Setup的User Preferences，选择Input,勾选no_dragpopup就可以了；

补充一下，要修改一下配置文件，在pcbenv里边，增加一个allegro.strokes配置文件
# ?# R' G! z' x0 x9 B$ a' o
补充内容 (2015-6-12 17:57):
6 v+ m0 f+ c# u这个版本是15.5的，勾选no_dragpopup，是可以不用鼠标右键的同时按住ctrl。
allegro.strokes文件是手势文件，在allegro的Tools-Utilities-Stroke Editor里，需要在里边添加。

5 Q6 L4 F& r: F1 T5 }# t补充内容 (2015-6-12 17:58):
) p. B7 M8 R0 J  P- r& ~这个文件的目录在：D:\Cadence1\SPB_15.5.1\share\pcb\text下。