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如何杜绝原理图里连线虚接??

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发布时间: 2013-5-27 09:03

正文摘要:

这个脚,不注意根本发现不到。走线的时候也没注意,板子回来了才发现这个引脚根本没网络(是悬空的),被坑死了。请问下有什么办法杜绝这个情况? 1 r4 @9 u* t3 q8 m原理图里错点伤不起啊。

回复

zs96500 发表于 2013-5-31 23:20
一般制作元件都是用10或者整除以及倍数,
GLJ2564 发表于 2013-5-30 16:19
做DRC就能发现问题啦
sandsea 发表于 2013-5-30 13:21
wanghanq 发表于 2013-5-27 11:32 , y) ~1 ]% Y* _8 J: T2 [1 t+ ^# ]
设置规则,DRC 是基本的自动操作。栅格 可参
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, P' \2 r9 b) g( u# F2 i【给初学3-1】"off grid ”不值得困惑初学者的警告_[中国 ...

% }5 f& a4 }8 m3 d8 S" x原理图一直另一个同事维护,板子回来了测试有问题,才发现了这个问题。grid设置很重要啊!!!
( d+ }% I8 b) ^* f6 V谢谢楼上各位的解答。
wanghanq 发表于 2013-5-27 11:32
本帖最后由 wanghanq 于 2013-6-3 11:21 编辑 2 V" E$ Q2 s! o5 y7 ^5 l2 x
huangxiong 发表于 2013-5-27 11:28
0 C' C5 t  T6 `  d8 y1 k% s, r1 NERC自检,这是最实际的解决办法,

! i: J6 m2 e: {# }, t4 X9 p0 |1 x& r, [
设置规则,DRC 是基本的自动操作。栅格 可参! y6 D; j& A8 |+ d, V0 V  P% V* n

' f; ?4 X2 n. @/ }6 c【给初学3-1】"off grid ”不值得困惑初学者的警告_[中国印制电路行业排行榜]
4 _7 ~& l) n! chttp://www.pcbbbs.com/forum.php?mod=viewthread&tid=246905&fromuid=63313
huangxiong 发表于 2013-5-27 11:28
ERC自检,这是最实际的解决办法,

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xljun158598 + 5 支持!
wanghanq + 10

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sandsea 发表于 2013-5-27 10:19
mcu200689 发表于 2013-5-27 09:50
5 U9 \. d) R0 Mlz栅格点设置太小了吧,引脚都在栅格点上应该就没问题了,一般原理图栅格点是10
) t) c3 J9 b6 i. l" T# }! C
当时确实没注意,回头看了下设置,栅格设置的都是5. 不知这算不算小了而出现这种情况?
00750 发表于 2013-5-27 09:51
同意楼上的,设置好栅格就不会出问题了。
mcu200689 发表于 2013-5-27 09:50
lz栅格点设置太小了吧,引脚都在栅格点上应该就没问题了,一般原理图栅格点是10
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