我也没有用的很深入，只是遇到问题多试几次罢了，最近发现hyperlynx thermal有问题，手册上说如果ces中有功耗设置和最高温度设置，那么从ee转到hyperlynx thermal就使用ces中的数据，没有的话就使用part editor中的数据，如果part editor里面也没有数据就按照芯片封转的面积按公式赋予一定的功耗参数，我发现如果ces和part中都没有可用数据时，调用一次hyperlynx thermal后再在ces中增加功耗参数，再次输出到hyperlynx thermal中会出现无法将ces中的新数据传递到hyperlynx thermal中的情况，而会一直保留第一次输出的旧数据，即使把生成的hyperlynx thermal工程文件全部删除，ee也不能更新hyperlynx thermal中的数据，我觉得这个是一个bug，不知道数据导出到hyperlynx thermal的设置文件是哪个，如果在未调用hyperlynx thermal之前就在ces中添加相应的数据，输出到hyperlynx thermal就没有问题，并且在修改ces中的数据后能正确的导入到hyperlynx thermal中

回复 5# rx_78gp02a
* z2 Z  h" A2 W. q

   谢谢你的回复,你研究的很深入啊.我现在把结构改成非平衡方式了,然后用pin pair等长的方式来控制分支间的长度匹配.感觉这种方式更容易控制一些,而且容差也可以通过公式调整.

balance有个好处是修改走线的时候会自动移动virtual pin以配平两条网络，用pin pair就做不到了，而且我试了一下，如果用了balance然后再使用，pin pair人为的增加容差设置是不行的，tuning metter没法显示实际的容差，而且在drc报告中拓扑结构（balance匹配）容差变成了0，即没有使用我设置的容差也没有使用默认的容差设置，我还发现自动绕线也是没法做到0误差的

我也找了老半天，想发上来的，原来你已经找到了，就是这个，全局容差设置，这个设置只针对没有设置容差的走线，也就是balance，对于match group的走线如果没有设置容差也是按照这个值计算，如果设置了容差就使用设定值

balance就是严格等长的，没法改容差，如果你要求容差就用pin pair，比较复杂的等长可以使用公式！ee有auto tune，严格等长还是比较容易实现的