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标题: xilinx 7系列 高速数据接收 [打印本页]
作者: 飞雪逐青    时间: 2014-5-6 20:01
标题: xilinx 7系列 高速数据接收
本帖最后由 飞雪逐青 于 2014-5-7 08:27 编辑 ! t* ^; ~3 t1 V. W, x( K
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xilinx k7  一个 selectio ip 最大只能接收16bits 的数据，ADC输出32bits 高速数据但是只有1路时钟，此时需要两个selectio ip，是否一定需要在在板子上对时钟进行分路？FPGA内部有没有解决方案？
作者: lvsy    时间: 2014-5-8 10:11
FPGA上可以对时钟做处理，但是那样一来时钟就跟数据不同步了，代价岂不是更大?
作者: lvsy    时间: 2014-5-9 08:27
还有一种解决方案，就是在两个ip外面做一个wrapper，引一个时钟进来，在wrapper里面分路送给两个ip。这应该是最简单的，没有增加太多额外的逻辑。
作者: 飞雪逐青    时间: 2014-5-10 12:59
lvsy 发表于 2014-5-9 08:27# Z( d) N# {* y4 D
还有一种解决方案，就是在两个ip外面做一个wrapper，引一个时钟进来，在wrapper里面分路送给两个ip。这应该 ...

  Q- O3 s3 m' b* A' w" `多谢，再研究研究！



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