EDA365电子论坛网

标题: 请教电容去耦半径 [打印本页]

作者: 烂泥桑 时间: 2014-2-7 12:32
标题: 请教电容去耦半径
此处另开一贴。我突然有点对电容的去耦半径感到迷惑。第一次看到电容去耦半径是在于博士的文章里面。再到后期看到伯格丁的书，发现上面似乎没有提及到这个问题，是伯格丁漏了描写这个问题吗？。自己思考了一下，有了些猜想，希望各位指教一下：
我感觉是这样的：
首先于博士说：1、电容的退耦原理可以从电容储能角度理解；2、也可以从电源分配网络的阻抗去理解。
在他提到电容去耦半径的文章中，提及到了噪声源和补偿电流的相位差问题，我想说这是不是基于电容储能角度去理解的，因为在伯格丁的书中，一直是用电源分配网络的阻抗去看问题的，一直没有提及过“补偿电流”这类的问题，如果非要说提及电容位置有关系的章节，只有那节13.24 Location一节。但是那一节提及的是安装电感-扩散电感-电容安装位置的关系。

所以我的猜想的是：从阻抗角度去理解，根本没有什么电容退耦半径，距离影响的的电容器到chip电源管脚间的总的等效回路电感，也就是三部分电感中的扩散电感，如图1。如果电源planes足够靠近，安装距离几乎没有影响，如图2。

所以，电容退耦半径是隶属于电容储能角度观点下的概念。

尽管我上面说的都是肯定句，但其实我心里没底，还请各位指教。

L.png (64.66 KB, 下载次数: 0)

LOCATION.png (147.31 KB, 下载次数: 0)

作者: cousins 时间: 2014-2-7 12:46
从阻抗的角度来理解，去耦半径，实际上就是传统频域意义上的传输线效应，时域意义上的等效寄生电感及电容以及影响带宽的ESR。要想满足你设计的电容对阻抗的影响，安装时就要尽量降低安装时引起的传输线效应，也就是这里的去耦半径，这个半径就是一个规格上限，不能超过这个半径值，电容的本身谐振特性才是有效的，否则就会因为引入了外部的寄生参数，对于PDN的观测点端口产生非理想变化。
Eric没有提这个半径的感念，但是有反复强调de-coupling 要尽量靠近，“尽量靠近”看起来简单，但其实深层意义就是为了消除寄生参数的影响。

作者: honejing 时间: 2014-2-7 16:24
.... 电容退耦半径是隶属于电容储能角度观点下的概念 ....。

我看到最早有關去耦半徑的 Paper 是加州大學的 Huabo Chen and Jiayuan Fang 在 EPEP conference in 2001 所發表的，［Effective Decoupling Radius of Decoupling Capacitor］。
幾個結論：
1. 去耦效果佳的頻帶為"去耦電容的自諧振頻率低一點" 到 "自諧振頻率點" 之間的範圍。
2. ESL 越小，去耦半徑越大。
3. 不同電容值在不同頻帶有效去耦。
4. 電源平板間距越小，越可供高頻段去耦。

以上可以用在板級的去耦設計概念。
所以說＂电容退耦半径是隶属于电容储能角度观点＂我並不認同，。
近代都是以仿真工具來輔助 PDN 的設計。去耦半徑只是方向性概念，它依然受數個參數影響，不過以早期只說＂去耦電容越靠近芯片越好＂的簡單說法，可算是一個客觀性的評判準則。

作者: 烂泥桑 时间: 2014-2-7 21:25

honejing 发表于 2014-2-7 16:24, N- |3 E* p5 C- f& x9 x
.... 电容退耦半径是隶属于电容储能角度观点下的概念 ....。
% a1 x0 {6 d4 [8 D9 H* [, [6 ^5 `; t8 S. M; P7 Z
我看到最早有關去耦半徑的 Paper 是加州 ...

我有一个疑惑的地方，你说的“2”里面的“ESL”是指什么。我想先回到我贴的图1；PDN所关心的、所看到的等效串联电感，即安装有一个电容所引入的等效串联电感，是不是应该
ESL-total=电容自身的等效串联电感（即电容RLC等效模型中的L）+the mounting inductance and some of the cavity spreading inductance（即图1中的3种电感）
cousins写的“不能超过这个半径值，电容的本身谐振特性才是有效的，否则就会因为引入了外部的寄生参数，对于PDN的观测点端口产生非理想变化”，我能不能理解为：安装距离太远了，使得在那个ESL-total的构成中，第二部分占得比重比较大，所以看起来电容的本身谐振特性变得没有有效了，而且引入了外部的寄生参数。
至于honejing你说的那几个结论，4的话我能套用伯格丁叙述的东西去理解，
1的话和我一开始的问题一样，“去耦電容的自諧振頻率”，里面的自谐振频率当然可以用那些根号LC公式去估算，但是L又是指谁呢？
去耦效果佳又是一种什么现象，阻抗曲线要变得如何才叫做去耦效果佳呢？是阻抗变小就叫去耦效果佳吗？
3的话，被打晕了，没什么想法

作者: honejing 时间: 2014-2-7 22:57

烂泥桑发表于 2014-2-7 21:25( P! z+ n, W0 ~0 f
我有一个疑惑的地方，你说的“2”里面的“ESL”是指什么。我想先回到我贴的图1；PDN所关心的、所看到的等 ...

(2.) Paper 裡的 ESL，應該只是電容本身的 ESL。因為 Paper 的結論曲線，其變量只有電容的ESL。但是整個 decoupling 的迴路裡，應包含了貼銲、過孔及電容到管腳的距離的等效電感，這才導出了去耦半徑這樣的距離評斷法。其餘就自己去找 Paper 看吧。
我不會很喜歡用去耦半徑來談 PDN，Eric 的教導方法我還是比較能理解。

作者: 烂泥桑 时间: 2014-2-7 23:23

honejing 发表于 2014-2-7 22:571 @5 r0 g4 s" _/ z, Z7 Y
(2.) Paper 裡的 ESL，應該只是電容本身的 ESL。因為 Paper 的結論曲線，其變量只有電容的ESL。但是整個 ...

朋友，这么晚了你还回我，真不知道还能说什么了。我在看伯格丁的一份文档时，是关于hyperlynx在PI方面的使用，上面有一幅图，图下的一句话又勾起我的疑惑，上图。
我不知道你有没有看过这篇文档，就是1.5GHZ是板子的自谐振点，他下面那句“the impedance does not depend on the capacitor in any way”是在任何情况下都成立的吗？就是说只有板子、板上电容，只要频率越过了板子自身的自谐振点，阻抗曲线和有没有电容器无关。
我有点接受不了。伯格丁书上是将PCB PLANES和板上电容放在一个并联的关系上的，按照并联阻抗，其值必小于任何一路的阻抗这个说法，如果cap的等效总电感不大，那么过了电容器自谐振点后的曲线斜率（=2*pi*L）也不大，不也有可能令到cap的阻抗即使在1.5Ghz后还能小于板子的阻抗吗。不管如何，能说没有关系吗，作为并联的两者。难道是说在本例子的参数下这个结论成立？
（当然，频率越来越高之后，电容器看做开路，阻抗曲线由板子单独决定这点我能接受）

QQ截图20140207231017.png (107.61 KB, 下载次数: 0)

作者: honejing 时间: 2014-2-8 22:10

烂泥桑发表于 2014-2-7 23:23
* t1 Q, g4 H x1 b朋友，这么晚了你还回我，真不知道还能说什么了。我在看伯格丁的一份文档时，是关于hyperlynx在PI方面的 ...

1.) 會回答你的問題是因為你很用功，而且是一個用心在問問題的人。
2.) 你至少要告訴我文檔名稱，這樣突然來一段，不知前文後意，我不易做出正確的回答。另外有時我也不太懂你的一些描述，如＂....曲线斜率（=2*pi*L）＂是啥? ，过了电容器自谐振点后的阻抗是 (2 * Pi * f *L) ，你是不是忽略了關建的 f (頻率) 參數？我覺得你很用心學習，應該可以看出精義。

作者: cousins 时间: 2014-2-9 09:27
频率越来越高，电容不能看成开路的，譬如MLCC电容就是会在更高频率出现多阶谐振，其并联阻抗未必就是恒定的一味增大。这方面要从电容的结构来讲了。
不如你先打开电容的snp看看其带宽，然后ADS看看其频域散射参数或者Z参数，可以看到100kHz-6GHz内不止出现一个谐振。

作者: 烂泥桑 时间: 2014-2-9 17:06

honejing 发表于 2014-2-8 22:106 U6 Q* B( X5 J
1.) 會回答你的問題是因為你很用功，而且是一個用心在問問題的人。
$ Z. n# P: n% F+ a L2.) 你至少要告訴我文檔名稱，這樣突 ...

我上传一下文档：该图在page 24 of 38，文档上面都是我的乱涂乱画，见谅。
表述不够清晰真的不好意思，曲线斜率（=2*pi*L）我是想指图中，10MHZ到100MHZ里面，电容的等效总电感值处于主导地位，阻抗曲线近似于一条直线，如果这一段曲线越陡，在数学上不是称为斜率越大吗，而K*F=(2*pi*L)*F,K为斜率，F为频率，所以L越大，斜率K就越大。现在我的疑问是，如果L不那么大，即曲线也不那么陡，阻抗曲线在1.5GHZ（board的自谐振点）后，是像图下注释所说仅由board决定，而与cap无关（所有情况下成立）；还是确实必须由cap的实际具体参数与board参数共同决定（就是我前面推测的，由于cap与board处于并联的关系，而且阻抗就按着电路里面的并联公式算）？

至于cousins兄所说，电容会在更高频率出现多阶谐振，但是不管如何，阻抗曲线的具体值是不是还是等于cap与board在那一个频率点的各自的阻抗的并联值。因为我既不懂电容在更高的频率会发生什么，看到注释那一段，觉得很不解。还请两位多指点。

QQ截图20140209165619.png (33.55 KB, 下载次数: 0)

Hyperlynx_PI伯格丁.pdf

821.8 KB, 下载次数: 75, 下载积分: 威望 -5

作者: 烂泥桑 时间: 2014-2-9 17:12

cousins 发表于 2014-2-9 09:27
9 F$ A( m& H. s: P; u* Q. w1 C频率越来越高，电容不能看成开路的，譬如MLCC电容就是会在更高频率出现多阶谐振，其并联阻抗未必就是恒定的 ...

感谢朋友你的回答，请问你觉得以下的理解对吗，是去耦半径那个
“不能超过这个半径值，电容的本身谐振特性才是有效的，否则就会因为引入了外部的寄生参数，对于PDN的观测点端口产生非理想变化”，我能不能理解为：安装距离太远了，使得在那个ESL-total的构成中，第二部分占得比重比较大，所以看起来电容的本身谐振特性变得没有有效了，而且引入了外部的寄生参数。

至于第二个问题，不瞒你说，我就是自己在自学而已，除了伯格丁书上有讲到的，于博士的文档有提及的，其他更多方面的知识真的没有看到，所以电容的snp什么的，真的不知道。那个ADS是那个软件吗，如果是我还知道一点。你说的看z s参数是指用仿真的方法来看吗，是在电路那种界面里面做吗，能不能给幅图啊？

作者: honejing 时间: 2014-2-9 17:31

烂泥桑发表于 2014-2-7 23:232 o; \# F3 e3 a; o4 _5 \( S3 F* c. R
朋友，这么晚了你还回我，真不知道还能说什么了。我在看伯格丁的一份文档时，是关于hyperlynx在PI方面的 ...

這張圖原來 Eric 是要說明若用很薄 6mils 的 Plane cavity，它的雜散電感值 (Spreading inductance ) 很小，但是大慨剛好可以看出它的一點影響。你看圖前段有雜散電感值與無雜散電感值的比較，其差異很微小，就是在說明 the spreading inductance of Plane cavity 很小。
哈哈! 不過直接跳到這段來看，我到是一時想不出來為何左邊藍色的測試 port 為何量出來是沒有spreading inductance的結果，暫時猜這對 Transfer port 是分別接在 Power 及 GND Plane ，所以算沒有電容 Loop 的plane cavity 吧，(應該是 ) 你幫我確認答案吧。

至於你的疑問，“the impedance does not depend on the capacitor in any way”是在任何情况下都成立的吗？
我也不知你為何有疑問呢，本來就這樣啊，忽然我也不知道要如何回答你，這個電容對 PDN 的影響已經呈現在 10 MHz 附近了啊，在 Plane 本身的第一諧振模態後就只剩 Plane 本身的特性在影響阻抗曲線，因為電容貼銲的總 ESL 若放到這麼高頻率的地方來看，阻抗早就高於幾 Ohm 了吧。由 Eric 的結論圖也表明這個結果啊，高於 1.5GHz 以後，兩曲線幾乎重疊，表示有或沒有電容在此頻段都一樣。

忘了去耦半徑吧，有新的方法，為何執著老東西呢？
另外希望你圖 16 以前也都看懂了。

作者: 烂泥桑 时间: 2014-2-10 13:04

honejing 发表于 2014-2-9 17:31: f) P$ R( L, y. Q& r4 O
這張圖原來 Eric 是要說明若用很薄 6mils 的 Plane cavity，它的雜散電感值 (Spreading inductance ) ...

1、“左邊藍色的測試 port 為何量出來是沒有spreading inductance的結果”不是因为它说：“In this first case, with a thin cavity of 6 mils, the contribution of the spreading inductance is small and just barely measureable.”，我是这么理解的。
2、其实我问并联什么的，就是“因為電容貼銲的總 ESL 若放到這麼高頻率的地方來看，阻抗早就高於幾 Ohm 了吧。由 Eric 的結論圖也表明這個結果啊，高於 1.5GHz 以後，兩曲線幾乎重疊，表示有或沒有電容在此頻段都一樣。”再看回图，在不超过10GHZ的地方（大概是5G或6G？）有阻抗的最高值，从图来看，要比100欧姆还要大。如果按10GHZ来算，由2*pi*10G*L=Z=100欧姆，L为1.6nH。我不清楚“電容貼銲的總 ESL”大概是多少，如果这个值没有超过1.6nH，那么在阻抗最高的频率点处（没到10GHZ），电容（包活总的ESL C ESR）的阻抗就不会超过100欧姆。因为也不知道总的ESL大概是多少，所以我只能问，是不是不管频率去到多高，”doupling cap支路和PCB PLANES是并联关系，总阻抗等于两者阻抗的并联值“是永远成立的？

我感觉自己的意思有点表述不清。这么说吧，一旦一个电容安装到板子上面，我们能通过各种什么3D 2D 近似公式等工具算出总的ESL，得到ESR C，如果我以以上三个参数构成LRC串联电路，单独测出它的阻抗曲线，另外再通过仿真等到一块bare board的阻抗仿真曲线，假定两条曲线在相同的频率范围内各有100个点，我将这200个点一一对应后求其并联值（Z1*Z2/(Z1+Z2)），这样就又得到一条曲线了。所以我的问题是，这条曲线与伯格丁的图的这种“电容已经安装到板子上测出的阻抗曲线”是不是一样的？

3、我也希望自己看懂了

作者: honejing 时间: 2014-2-10 14:59
優化 PDN 我們是利用電容的串聯諧振來壓低阻抗，但不幸的是，加入電容後又會使電容與雜散電感行成並聯諧振，產生阻抗尖峰，若你看的 5,6 GHz 的尖峰，也許用並聯諧振來理解，而並聯諧振的阻抗就與諧振點的電抗值、電阻值及品質因素( Q factor ) 有關，Z peak 約等於 ( L/C) / R , 就不是單純電感抗來看了。
不要全部電路等效一起看，PDN 要依頻段一個一個看，我不知怎麼形容，因為由低頻上來，你會找到一個電容的串聯諧振頻點拉低阻抗，這相當於把比這個諧振點低的頻率信號都可以低阻抗由這裡提供電流。但電流再往芯片方向走又會遇到一些電感，所以又要一個串聯諧振頻點高一點的電容器來提供低阻抗的電流，這樣一級一級往上走。

累了，不知怎麼說了，自己多看書吧。

作者: 烂泥桑 时间: 2014-2-10 15:27

honejing 发表于 2014-2-10 14:59" t6 F _% t" n: f4 b {
優化 PDN 我們是利用電容的串聯諧振來壓低阻抗，但不幸的是，加入電容後又會使電容與雜散電感行成並聯諧振 ...

事已至此，我只能说声谢谢

作者: 蓝风紫心 时间: 2014-2-17 09:45

:):):):):):):):)

作者: willyeing 时间: 2014-2-18 13:10
没搞懂，当枕头吧。

作者: EDADQP 时间: 2014-2-20 18:11
有点高深啊

作者: jj9981 时间: 2014-4-28 16:17
学习ING

作者: hukee 时间: 2014-4-29 17:24

honejing 发表于 2014-2-10 14:59
9 N& }7 e- D& c+ b; a優化 PDN 我們是利用電容的串聯諧振來壓低阻抗，但不幸的是，加入電容後又會使電容與雜散電感行成並聯諧振 ...

前面看的有点晕，这个看明白了，分段，分频压低阻抗，在电源链路上面隔段距离就放个0.1u 电容。

欢迎光临 EDA365电子论坛网 (https://eda365.com/)