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标题:
三星DDR2-800内存条的PCB文件和原理图的讨论
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作者:
fenqinyao
时间:
2008-7-26 12:37
标题:
三星DDR2-800内存条的PCB文件和原理图的讨论
https://www.eda365.com/thread-809-1-1.html
; M* l2 w- F( y k' G, w
下载了三星DDR2-6400的PCB和原理图，这几天仔细的看了看，有几个疑问想想问问高手们，本人对DDR的工作原理不是很理解，通过原理图上来看
DQ0-DQ7
接到
U1
和
U17
，但所接管脚是相反的，就是说
DQ0
接
U1
的
L9
（芯片内部定义为
DQ5
）
17
的
L1
（芯片内部定义为
DQ4
），其它管脚也是如此定义，
U2
和
U16
也是这样定义的，其它的
6
对芯片都是这要定义，还有就是芯片内部的定义和所接的信号不一致，这个问题原理上我弄不明白,这样定义的好处在于当
U1
放在
TOP
，
U17
放在
BOT
时，
U1
的
L9
脚和
U17
的
L1
脚刚好重合在一起，这样能够很好的保证数据数到两个管脚的长度一致（忽略过孔的影响）我是这样认为的
。
& V3 i1 u2 v' P, v; q0 ]% b
还有就是时针线、地址总线和数据总线的拓扑结构是什么样的一种结构啊？从PCB上来年，分最后的一个分支点（最后的一个过孔）到芯片的管脚的线应该是COPY，不知大家有没有其它的意见。
, D p! l6 x, x7 o
经过测量，数据总线的长度平均在
19.5
到
20.5mm
之间，绝对误差（指整个
XNET
，包捁串联匹配电阻前端的长度）最大不会超过
0.5mm
，这样来看，地址线比数据线要长很多，这样我就不明白地址总线和数据总线之间的长度匹配要求到底是总样的，这样做的话能不能保证时序的正确性，请大侠们解释一下。
8 Q) O$ L/ j: g$ O, y5 [' V
5 q, z T0 G, V. f8 E
再一个就是第二层和第五层为平面层，但没有特别区分电源和地层，都是在第二层和第五层分割来做电源和地平面，同时在第三和第四层除了有走线外，也分布有电源平面，对这样的处理（其它信号层空闲的地方铜皮铺的不是地信号，而是电源
VDD
）我同样也弄不明白，也看了一点DDR2布线方面的资料，但都是E文，理解的不是很透，而且目前的资料都是针对主板上的DIMM布线方面的。
8 P1 v- q! b2 M3 Y" p1 m
还有大侠们能不能解释一下DQS （DATA STROBE数据锁存）和DM （DATA MASK数据掩膜）的作用和原理，目前只能想对这么多了，以后继续(不知有没有发错版块了，要是错了，请版主处理一下)
( \6 `, j; r8 l& _" ?8 M' l& b
- d( X1 k- f, s
[
本帖最后由 fenqinyao 于 2008-7-26 12:43 编辑
]
作者:
wymei1204
时间:
2009-9-9 18:27
楼主能不能帮忙转出ASC文件啊 我的PADS 打不开
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