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标题: 关于DDR3数据组的串联电阻和上拉电阻的问题 [打印本页]

作者: weilaidaren 时间: 2019-5-22 17:39
标题: 关于DDR3数据组的串联电阻和上拉电阻的问题
现在做DDR3的硬件方案，不同的参考设计DDR3的处理方式很大，主要有两种：1.在数据线，地址线，控制线中间串联电阻的，2.数据线直连，在地址线，控制线通过电阻上拉到0.75V。不同的设计根据什么来确定呢？请高手帮忙！！！

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作者: cxhhqz 时间: 2019-5-22 18:39
只见过第二种，没看过第一种，坐等大神解答

作者: clovep 时间: 2019-5-22 19:00
第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
第二种是菊花链中的拓扑结构，一对多设计，不适合你的图示拓扑，属于终端匹配；

两种方式都是为了满足阻抗匹配，减少反射而设计；

作者: 随风飘远 时间: 2019-5-22 22:04
学习

作者: anguchou 时间: 2019-5-22 23:05
damping

作者: hanhaishu 时间: 2019-5-23 11:18
NB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！
如果你的PCB做好的话，就可以直接点对点连接

作者: weilaidaren 时间: 2019-5-23 14:05

clovep 发表于 2019-5-22 19:00
+ [ \! k5 z E1 M1 r第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
1 n' P5 ?' }1 N% c- B- v: G第 ...

谢谢大神

作者: weilaidaren 时间: 2019-5-23 14:05

hanhaishu 发表于 2019-5-23 11:18
5 |+ z) D1 o) K; jNB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！* y( u/ F8 [2 v) }$ S
如果你的PCB做好的话，就可以直接点对点连接

怎么能确定PCB做得好不好呢

作者: weilaidaren 时间: 2019-5-23 14:06

clovep 发表于 2019-5-22 19:008 e3 \, ^; Z( y0 `/ m! B- R
第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）: ~3 M+ ] L: X; q" t2 o
第 ...

DDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

作者: clovep 时间: 2019-5-24 10:11

weilaidaren 发表于 2019-5-23 14:06
8 u( j# d8 E: Y2 a* oDDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

先确认下DATA有没有ODT吧，如果走线阻抗控制的比较好，基本是不需要的；具体可以仿真看下；

作者: Lee_G10D0 时间: 2019-6-3 13:51
这只是两种不同的端接方式，要根据实际design的情况，串联端接不能驱动分布式负载，上拉消耗功率，会抬高信号的低电平

作者: anguchou 时间: 2019-10-31 01:06

:):)

作者: shenming510 时间: 2020-6-15 16:43
学习下，最近在想为什么单片可以不接端接电阻

作者: hdn2020 时间: 2020-7-10 17:19
第一种在数据线上连接很少见

作者: t123456 时间: 2020-7-11 09:37
感谢楼主分享

作者: szkalwa 时间: 2020-7-23 15:22
第二种多见于串联时，连接上拉到DDR_VTT

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