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硬件编码设计手册（FPGA） 1人参与	Diabloa 2019-1-25 00:30	1 390	yxlk 2019-1-25 13:46
轻触按键实现LED灯 1人参与	Allevi 2019-1-25 07:00	1 457	relchhiclty 2019-1-25 13:45
如何看时序图 1人参与	Ferrya 2019-1-25 10:56	1 367	gaoxings 2019-1-25 13:45
SPI总线协议介绍 1人参与	Diabloa 2019-1-25 07:00	1 410	Demyar 2019-1-25 13:44
AD+UART 1人参与	Diabloa 2019-1-25 07:00	1 453	wu68aq 2019-1-25 13:44
NIOS II 开发步骤 1人参与	Ferrya 2019-1-25 13:25	1 353	helendcany 2019-1-25 13:43
用拨动开关点亮LED灯 1人参与	Allevi 2019-1-25 08:00	1 367	kinidrily 2019-1-25 13:42
DDS基本原理及技术指南 1人参与	Zedd 2019-1-25 10:48	1 298	gaoxings 2019-1-25 13:42
modelsim初级教程 1人参与	Taio 2019-1-25 10:11	1 319	helendcany 2019-1-25 13:41
Verilog hdl时序约束 1人参与	House 2019-1-25 10:37	1 388	kinidrily 2019-1-25 13:40
DDS原理简介 1人参与	Zedd 2019-1-25 10:49	1 293	gaoxings 2019-1-25 13:40
verilog hdl语言的发展历史和主要能力 5人参与	Diabloa 2019-1-18 14:15	5 511	fanichicl 2019-1-25 13:39
verilog 建模资料 1人参与	House 2019-1-25 10:26	1 271	Demyar 2019-1-25 13:39
nios ii 常见问题 1人参与	Ferrya 2019-1-25 10:51	1 338	wu68aq 2019-1-25 13:39
UART的verilog hdl实现及计算机辅助调试 1人参与	Diabloa 2019-1-25 13:26	1 330	helendcany 2019-1-25 13:38
QUARTUS开发全流程 2人参与	Zedd 2019-1-23 10:41	2 397	relchhiclty 2019-1-25 13:38
三星相关的SDRAM手册 1人参与	Taio 2019-1-25 10:10	1 297	kinidrily 2019-1-25 13:38
NIOS II学习教程-LED实验 1人参与	Ferrya 2019-1-25 13:24	1 314	yxlk 2019-1-25 13:37
数字信号处理在FPGA上实现 1人参与	Allevi 2019-1-25 01:00	1 309	tteda 2019-1-25 11:09
伪随机序列原理 1人参与	Ferrya 2019-1-25 10:53	1 328	djxxx 2019-1-25 11:09
SCCB协议总线介绍 2人参与	Diabloa 2019-1-23 07:00	2 405	jingjisong 2019-1-25 07:00
在求宽长比时，Veff的值怎么确定？（W/L）=(2ID)/(μnCoxVeff·Veff) 1人参与	mm58690 2019-1-24 14:34	1 670	fanichicl 2019-1-24 17:56
xilinx 能power gating BRAM吗 1人参与	abcde1234 2019-1-24 14:36	1 421	wu68aq 2019-1-24 17:55
FPGA的时钟质量对设计的影响 1人参与	Taio 2019-1-24 07:00	1 331	helendcany 2019-1-24 17:55
FPGA全局时钟约束资料 1人参与	A-Lin 2019-1-24 10:34	1 395	kinidrily 2019-1-24 17:54