如何将protel原理图转化为orcad原理图　　

1.工具：

　　a) Protel DXP SP2

　　b) cadence Design Systems, Inc. Capture CIS

　　2.转化具体步骤：

　　1).用Protel dxp打开ddb文件

　　2).在PRJ上选择另存，在弹出的窗口选择文件为orcad的DSN格式，保存。

　　3).如果出错，可以将原理图分成几部分分别存为ddb再转换。

　　这里只指出一点，在转化过程中，若要提示Duplicated Components,例如Components PR4 and PR10 have the same library reference (POT2),but different internal structure.这里查一下protel的原理图可知，二者是同一个lib ref只是part属性不一样，也就说标示值或器件类别不一样，比方说一个为10K，一个为200。下面问你如何处理这些组件，有三个选项，Process only the first instance and ignore all the rest. 这个选项的话在capture CIS中的原理图的Design cache 中只生成一个库器件，这里是POT2.第二个选项是Process all the components，giving them unique names.这个选项在Design cache 对同lib ref不同part的元件生成不同的库器件，这个是POT2,POT2_1.第三个选项则是 Abort the library generation。在Design cache 中不生成任何器件，但原理图中也没有器件，只有符号的链接。 这里为了在Capture CIS中修改电路方便，推荐选择第一个。

　　通过这一功能我们可以直接将Protel的原理图转化到Capture CIS中。

　　3.下面就是修改Capture CIS中的电路图了，这里，提出几点注意事项。

　　先提醒一下，在修改过程中，要时刻注意保存，软件经常出问题。

　　3.1序号修改

　　3.1.1) 对于一个封装中有多个部分的器件，要注意修改其位号。例如一个74ls00，在protel中使用其中的两个门，位号为U8A，U8B。这样的信息在转化中会丢失，需要重新添加,并且要对part reference 和reference 都要进行处理。(同一个器件的不同部分part reference不同，但reference同).

　　3.1.2)修正了1中的错误后，不要进行重置编号和重新编号。如果原来的图没有错误的话，一定要把reference的值设置为part reference的值，可拷贝复制。(若重置编号，只有改动过编号的元件会变成 前缀+?的形式，而其他的则不会。原因未知，可能是由于部分电路图用了比较其他的命名方式的缘故，很有可能是orcad和protel不兼容的地方)

　　3.1和3.2中part reference 和reference的处理不同，这个就是对part reference 和reference的理解问题了，part reference 针对的是器件的芯片部分而言的，在整个电路图是唯一的，是器件的唯一标注，但reference是针对封装而言的，同一个封装可以有多个芯片，或者一个芯片的多个部分。

　　注意：这里如果真的需要对原理图器件进行重新编号，还有有办法的，那就是修改器件的part reference，随便改，可以整体修改，然后重置在重新编号就可以了。

　　3.2器件修改

　　3.2.1) 一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在Capture中使用库编辑的方法添加上来。(这步必需先做，涉及到后面的器件的重新连接问题，具体原因是添加针脚编号后，如果针脚类型是Line针脚长度变长了。)[不用处理的元件主要是一些针脚编号可见的元件，一般前缀为J,RN,U等，当然并不绝对，主要是以针脚是是否可见为依据][增加管脚号时出现的情况是针脚变成了，应尽量选择SHort,这样子在3.3中处理的时候空间上调整容易些]

　　3.2.2)上下有针脚的器件针脚名字和编号是水平的，只要在part edit中设置pin rotate 为true 就可以了。

　　3.2.3)器件针脚命名为NC的需要改掉(在生成网表的过程中，会报错，原因未知)。

　　3.2.4)器件针脚名相同的，需要改变针脚类型为POWER.

　　3.3 Net的重新处理

　　3.3.1)器件修改后，许多器件的针脚连接(主要是电阻，电容)出现了问题，需要重新连接。

　　3.3.2)电路图中的地需要调整拉长一格，才能消除原来的一些交叉没有连结的警告。

　　3.3.3)电路图中的电源的name跑了电路图之外，拉回来或者换掉。

　　3.3.4) 在层次化设计中，模块之间连接的总线需要在Capture中命名。即使在Protel中已经在父设计中对这样的总线命名了，还是要在Capture中重新来过，以确保连接。

　　3.4封装的处理

　　3.4.1) Protel DXP在输出Capture DSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与Protel PCB设计中的封装一致性，以及Cadence在封装命名上的限制。例如一个电阻，在Protel中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”;再比如DB9接插件的封装在Protel中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。注意同一种器件可能有不同的封装，一定要按照原来图上的封装给出相应的封装。

　　3.5其他需要处理的地方。

　　3.5.1)标题栏在转化过成中丢失，需要重新添加。