1.1GMII接口

1.1.1GMII接口概述

       GMII接口属于源同步时钟类型（时钟与数据都是由同一芯片驱动），时钟速率125M Hz，其中TX_EN, TX_ER, TXD<7:0>这些信号同步于TX_CLK；RX_DV, RX_ER, RXD<7:0>这些信号同步于RX_CLK。其它的两个信号CRS, COL只用于半双工模式，一般设计中不会用到，而且这两个信号与时钟是异步的，对这两个信号不做要求。各信号说明见表2.2。

表1.1 GMII接口信号说明

信号名称	信号说明
TX_CLK	发送方向时钟信号
TX_EN	发送方向使能信号
TX_ER	发送方向错误指示信号
TXD<7:0>	发送方向数据信号
RX_CLK	接收方向时钟信号
RX_DV	接收方向使能信号
RX_ER	接收方向错误指示信号
RXD<7:0>	接收方向数据信号
COL	碰撞指示信号
CRS	载荷检测信号

1.1.2 设计原则

1、要求同方向的时钟数据严格等长，即TX_EN, TX_ER, TXD<7:0>这些控制/数据信号与TX_CLK等长；RX_DV, RX_ER, RXD<7:0>这些控制/数据信号与RX_CLK等长。一般设计中，要求控制/数据信号与时钟信号的长度差不大于1cm（约0.1ns）。

2、要求信号的发送端（包括时钟/数据/控制信号）串接33欧姆电阻以减小反射，提高信号完整性。

3、信号走线中要注意保持阻抗的连续性，尽量减少过孔数量（一般过孔数量在3个以内）

4、因信号线较多，在布局允许情况下，PHY与MAC尽量靠近，以减小对高速信号的串扰。

1.2 SS_SMII接口

1.2.1 SS_SMII 接口概述

SS_SMII（又叫S3MII）接口属于源同步时钟类型，时钟速率125M Hz；信号与时钟间的关系等同于GMII。      

1.2.2 SS_SMII接口设计原则

1、要求TX_SYNC, TXD信号与TX_CLK等长；RX_SYNC, RXD信号与RX_CLK等长。一般设计中，要求控制/数据信号与时钟信号的长度差不大于1cm（约0.1ns）。

2、要求信号的发送端（包括时钟/数据/控制信号）串接33欧姆电阻以减小反射，提高信号完整性。

3、信号走线中要注意保持阻抗的连续性，尽量减少过孔数量（一般过孔数量在3个以内）。

1.3 SMII接口

1.3.1 SMII接口概述

SMII接口公共时钟模型（两端芯片的时钟来自共同的时钟BUFFER），时钟速率125M Hz；并不要求数据线与时钟等长。

1.3.2 SMII接口设计原则

1、   设计时可以先考虑使REFCLK1, REFCLK2等长。  
2、要求SYNC，TXD，RXD这几个信号走线尽量短；（从芯片资料理论上看出这些线

的最大长度为1.5ns，21cm；但由于芯片差异性较大，因此实际布线中尽量走短）。

3、  要求信号的发送端（包括时钟/数据/控制信号）串接33欧姆电阻以减小反射，提高信号完整性；

4、  信号走线中要注意保持阻抗的连续性，尽量减少过孔数量（一般过孔数量在3个以内）。

1.4 RMII接口

1.4.1 RMII接口概述

RMII接口属于公共时钟传输模型，时钟速率50M Hz；并不要求数据线与时钟等长

1.4.2 RMII接口设计原则

1、  设计时可以先考虑使REFCLK1, REFCLK2等长。

2、  要求其它的数据/控制信号走线尽量短；（RMII规范规定信号的驱动能力在包含负载输入电容情况下不小于12inch，也就是30cm；但由于芯片差异，实际布线情况下尽量短）

3、  要求信号的发送端（包括时钟/数据/控制信号）串接33欧姆电阻以减小反射，提高信号完整性。

1.5 MII接口

MII接口属于公共时钟传输模型，时钟频率25M（100M以太网）或2.5M（10M以太网）。两个时钟都是由Phy发送给MAC的。另外，该接口的其它两个信号CRS、COL是异步信号，无特殊要求，

       对于MII信号，由于信号速率较低，因此在布线上无特殊要求，只要求Phy与MAC离的不要太远就可以了。