找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

EDA365元器件代购服务公告
查看: 127|回复: 3
打印 上一主题 下一主题

为什么铺铜间距要大于布线间距?

[复制链接]

8

主题

909

帖子

4509

积分

五级会员(50)

Rank: 5

积分
4509
跳转到指定楼层
1#
发表于 2018-8-17 17:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

您需要 登录 才可以下载或查看,没有帐号?注册

x
了解了一下PCB制作工艺,很多说法都是要求铺铜间距大于布线间距,3 L. D% l: m) W+ n( u
比如布线间距可以做到4mil,但是铺铜间距要求10mil。" |8 a7 b6 j, l0 i
请教各路大神,为什么铺铜间距要大于布线间距?: d3 C& F% G8 p' {

, q, a% ]6 j( D9 {3 o# s
- N( C3 O9 ]0 B0 l5 L9 k4 j+ i
分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持!支持! 反对!反对! 微信分享

2276

主题

2418

帖子

3979

积分

版务助理

Rank: 6Rank: 6

积分
3979
2#
发表于 2018-8-17 20:58 | 只看该作者
工艺方面,间距太小会影响阻抗(共面阻抗概念)

点评

感谢指导 但是一般对阻抗有要求的都会单独处理, 大部分走线其实对阻抗要求不明显, 无需考虑共面阻抗的影响。是否还有其他 原因?比如工艺方面,具体指什么?  详情 回复 发表于 2018-8-20 09:52

8

主题

909

帖子

4509

积分

五级会员(50)

Rank: 5

积分
4509
3#
 楼主| 发表于 2018-8-20 09:52 | 只看该作者
alexwang 发表于 2018-8-17 20:58; S8 \+ n3 K$ x1 H5 ~/ O
工艺方面,间距太小会影响阻抗(共面阻抗概念)

6 v2 E( e" Q. d" Z$ E4 R; V6 \$ P# d感谢指导1 ?* C6 _$ u- S9 m

+ m" ^6 t( F# G0 W  X; |  L但是一般对阻抗有要求的都会单独处理,
, p9 K' ^9 H. X+ S! |) O+ G' x1 ]大部分走线其实对阻抗要求不明显,
! s4 x3 J7 I' g- e无需考虑共面阻抗的影响。是否还有其他
! n8 R* I5 X/ e/ O原因?比如工艺方面,具体指什么?
0 T# F2 C+ c1 M  a: S( P( s! I6 a) s0 e& ]6 s

& B; @" o6 D# J8 u- o& }

3

主题

116

帖子

175

积分

二级会员(20)

Rank: 2Rank: 2

积分
175
4#
发表于 2018-10-14 23:53 来自手机 | 只看该作者
不是太清楚原因,我们的要求是铜箔之间最少20mil
您需要登录后才可以回帖 登录 | 注册

本版积分规则

EDA365公众号

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2018-10-16 07:41 , Processed in 0.076650 second(s), 33 queries , Gzip On.

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回复 返回顶部 返回列表